JPH0793430B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPH0793430B2 JPH0793430B2 JP63057556A JP5755688A JPH0793430B2 JP H0793430 B2 JPH0793430 B2 JP H0793430B2 JP 63057556 A JP63057556 A JP 63057556A JP 5755688 A JP5755688 A JP 5755688A JP H0793430 B2 JPH0793430 B2 JP H0793430B2
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- Japan
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- gate electrode
- base layer
- resist film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一導電形の半導体基板に設けられる他導電形
のベース層およびその層の縁部近傍の表面にチャネル領
域をはさんで設けられる一導電形のソース層の何れもイ
オン注入を用いて形成する、例えば絶縁ゲート型バイポ
ーラトランジスタのようなMOS型半導体装置の製造方法
に関する。
のベース層およびその層の縁部近傍の表面にチャネル領
域をはさんで設けられる一導電形のソース層の何れもイ
オン注入を用いて形成する、例えば絶縁ゲート型バイポ
ーラトランジスタのようなMOS型半導体装置の製造方法
に関する。
バイポーラトランジスタのベース電流をMOSFETで供給す
る構造をトランジスタと同一シリコン基板に形成するこ
とによって、大電流を比較的高速でスイッチングする伝
導度変調型FETあるいは絶縁ゲート型バイポーラトラン
ジスタ（以下IGBTと略す）が製造される。このIGBT製造
のウエハプロセスは、いわゆるたて型VDMOSFETとほぼ同
一である。第２図（ａ）〜（ｅ）はＮチャネル型IGBTの
製造のための従来のウエハプロセスの一部を示す。第２
図（ａ）はＮ形シリコン基板に不純物拡散によりN+層,P
層を形成し、N-層11,N+層12,P+層13からなるシリコン基
板１の上にゲート酸化膜２を介して多結晶シリコン層３
を堆積した状態を示す。この多結晶シリコン層３の上に
フォトレジストパターン４を形成（図ｂ）、このパター
ンをマスクにして多結晶シリコン層３をエッチングす
る。（図ｃ）。次いで、フォトレジスト膜４を除去した
あとほう素イオン５を注入し、N-層11にほう素注入領域
61を形成する（図ｄ）。次に温度を高めてほう素を拡散
させ、第２図（ｅ）のようにＰベース層６をN-層11内に
形成する。このＰベース層６にさらにひ素イオンを注入
し短時間のアニールにより第３図に示すようにN+ソース
層７を形成、このソース領域とＰベース層11とにソース
電極８を接触させ、ソース層７の露出面および多結晶シ
リコンゲート電極４を絶縁膜21で被覆する。
る構造をトランジスタと同一シリコン基板に形成するこ
とによって、大電流を比較的高速でスイッチングする伝
導度変調型FETあるいは絶縁ゲート型バイポーラトラン
ジスタ（以下IGBTと略す）が製造される。このIGBT製造
のウエハプロセスは、いわゆるたて型VDMOSFETとほぼ同
一である。第２図（ａ）〜（ｅ）はＮチャネル型IGBTの
製造のための従来のウエハプロセスの一部を示す。第２
図（ａ）はＮ形シリコン基板に不純物拡散によりN+層,P
層を形成し、N-層11,N+層12,P+層13からなるシリコン基
板１の上にゲート酸化膜２を介して多結晶シリコン層３
を堆積した状態を示す。この多結晶シリコン層３の上に
フォトレジストパターン４を形成（図ｂ）、このパター
ンをマスクにして多結晶シリコン層３をエッチングす
る。（図ｃ）。次いで、フォトレジスト膜４を除去した
あとほう素イオン５を注入し、N-層11にほう素注入領域
61を形成する（図ｄ）。次に温度を高めてほう素を拡散
させ、第２図（ｅ）のようにＰベース層６をN-層11内に
形成する。このＰベース層６にさらにひ素イオンを注入
し短時間のアニールにより第３図に示すようにN+ソース
層７を形成、このソース領域とＰベース層11とにソース
電極８を接触させ、ソース層７の露出面および多結晶シ
リコンゲート電極４を絶縁膜21で被覆する。
このようにして製造されたIGBTには、よく知られている
ようにN+ソース層7,Pベース層6,N-層11およびN+層12,P+
層13からなる寄生サイリスタを有するため、このサイリ
スタの導通によって破壊するいわゆるラッチング現象が
ある。IGBTは、伝導度変調を利用するため、正孔と電子
が共に流れる。第３図において電子はソース層７とN-層
11の間のＰベース層６の表面に近くのチャネル領域を、
そして正孔は図にIhで示したようにN+ソース層７の直下
のＰ層６の部分を流れる。この正孔電流Ihに沿っての抵
抗をRhとすると、Rh・Ih＝VhとN+ソース層７とＰ層６の
間の接合ビルトイン電圧VBとの間にVh≧VBが成立つと、
Ｐ層６からN+ソース層７への電流が生じ、寄生サイリス
タが導通してラッチングが発生する。Ihが大きくてもラ
ッチングが発生しないようにすることは、Rhをいかに小
さくしてVhを低下せしめるかにかかっている。そのため
の一つの対策としてＰベース層６の拡散深さを大きくす
る方法がある。これにより正孔電流Ihの横ぎる断面が大
きくなるため、ベース層６の抵抗Rhが小さくなる。しか
しながらベース層の拡散深さｒを大きくすると、MOSFET
のチャネル長ｌが大きくなるために同時にMOSFETの抵抗
が大きくなり、オン電圧の上昇となる。このような問題
は、たて型VDMOSFETにおける寄生バイポーラトランジス
タの動作防止においても同様に存在する。
ようにN+ソース層7,Pベース層6,N-層11およびN+層12,P+
層13からなる寄生サイリスタを有するため、このサイリ
スタの導通によって破壊するいわゆるラッチング現象が
ある。IGBTは、伝導度変調を利用するため、正孔と電子
が共に流れる。第３図において電子はソース層７とN-層
11の間のＰベース層６の表面に近くのチャネル領域を、
そして正孔は図にIhで示したようにN+ソース層７の直下
のＰ層６の部分を流れる。この正孔電流Ihに沿っての抵
抗をRhとすると、Rh・Ih＝VhとN+ソース層７とＰ層６の
間の接合ビルトイン電圧VBとの間にVh≧VBが成立つと、
Ｐ層６からN+ソース層７への電流が生じ、寄生サイリス
タが導通してラッチングが発生する。Ihが大きくてもラ
ッチングが発生しないようにすることは、Rhをいかに小
さくしてVhを低下せしめるかにかかっている。そのため
の一つの対策としてＰベース層６の拡散深さを大きくす
る方法がある。これにより正孔電流Ihの横ぎる断面が大
きくなるため、ベース層６の抵抗Rhが小さくなる。しか
しながらベース層の拡散深さｒを大きくすると、MOSFET
のチャネル長ｌが大きくなるために同時にMOSFETの抵抗
が大きくなり、オン電圧の上昇となる。このような問題
は、たて型VDMOSFETにおける寄生バイポーラトランジス
タの動作防止においても同様に存在する。
本発明の課題は、上述の問題を解消してベース層からソ
ース層への電流の流入に基づくラッチング現象が発生し
にくくし、かつMOSFETのオン電圧の上昇が防止されたMO
S型半導体装置を従来とほとんど同じ製造工程で製造す
る方法を提供することにある。
ース層への電流の流入に基づくラッチング現象が発生し
にくくし、かつMOSFETのオン電圧の上昇が防止されたMO
S型半導体装置を従来とほとんど同じ製造工程で製造す
る方法を提供することにある。
上記の課題の解決のために、本発明は、一導電型の半導
体基板に設けられる他導電形のベース層およびそのベー
ス層の縁部近傍の表面にチャネル領域をはさんで設けら
れる一導電形のソース層を形成する際に、半導体基板上
に絶縁膜を介して形成されるゲート電極のパターンニン
グの際のエッチングマスクとして用いられ、オーバエッ
チングによりゲート電極の端よりひさし状に突出したレ
ジスト膜をマスクにして不純物イオンを注入し、注入さ
れた不純物を拡散してゲート電極の下に所定の幅のチャ
ネル領域が形成されるようにベース層を形成し、次いで
レジスト膜を除去したのちゲート電極をマスクにして別
の不純物イオンを注入し、短時間のアニールでソース層
を形成するものとする。
体基板に設けられる他導電形のベース層およびそのベー
ス層の縁部近傍の表面にチャネル領域をはさんで設けら
れる一導電形のソース層を形成する際に、半導体基板上
に絶縁膜を介して形成されるゲート電極のパターンニン
グの際のエッチングマスクとして用いられ、オーバエッ
チングによりゲート電極の端よりひさし状に突出したレ
ジスト膜をマスクにして不純物イオンを注入し、注入さ
れた不純物を拡散してゲート電極の下に所定の幅のチャ
ネル領域が形成されるようにベース層を形成し、次いで
レジスト膜を除去したのちゲート電極をマスクにして別
の不純物イオンを注入し、短時間のアニールでソース層
を形成するものとする。
ベース層のためのイオン注入をゲート電極の端よりひさ
し状に突出したレジスト膜をマスクとして行うため、注
入領域とゲート電極下のチャネル領域の端となる位置と
の距離が長くなり、その位置にベース層の端が来るよう
に拡散を行うと、ベース層の拡散深さが深くなってベー
ス層の抵抗をチャネル長を長くすることなく低下させる
ことができる。
し状に突出したレジスト膜をマスクとして行うため、注
入領域とゲート電極下のチャネル領域の端となる位置と
の距離が長くなり、その位置にベース層の端が来るよう
に拡散を行うと、ベース層の拡散深さが深くなってベー
ス層の抵抗をチャネル長を長くすることなく低下させる
ことができる。
第１図（ａ）〜（ｅ）は本発明の一実施例のIGBT製造の
ためのウエハプロセスの一部を示す。第２図（ａ），
（ｂ）と同様にシリコン基板のN-層11の表面にゲート酸
化膜を介して堆積した多結晶シリコン層３の上にフォト
レジストパターンを形成した状態が第１図（ａ）であ
る。このあと多結晶シリコン層３をエッチングしてゲー
ト電極３を形成するが、エッチング時間を長くしてレジ
スト膜４の下への横方向エッチングも行い、レジスト膜
４をゲート電極３の上にひさし状に突出させた（図
ｂ）。このときの多結晶シリコン層のオーバエッチ量ｔ
が設計パラメータであり、エッチング時間等のエッチン
グ条件により制御される。このレジスト膜４をマスクに
してほう素イオン５に注入し、ほう素注入領域61を形成
した（図ｃ）。次いでレジスト膜を除去後、例えば1150
℃,20時間の熱処理によりゲート電極３の直下にチャネ
ル領域を形成する深さ約10μｍのＰベース層６の拡散を
行った（図ｄ）。さらに、ゲート電極および新たに形成
したフォトレジスト膜４をマスクにしてひ素イオン51を
注入して短時間のアニールにより0.2μｍ程度の薄いN+
ソース層７を形成した（図ｅ）。
ためのウエハプロセスの一部を示す。第２図（ａ），
（ｂ）と同様にシリコン基板のN-層11の表面にゲート酸
化膜を介して堆積した多結晶シリコン層３の上にフォト
レジストパターンを形成した状態が第１図（ａ）であ
る。このあと多結晶シリコン層３をエッチングしてゲー
ト電極３を形成するが、エッチング時間を長くしてレジ
スト膜４の下への横方向エッチングも行い、レジスト膜
４をゲート電極３の上にひさし状に突出させた（図
ｂ）。このときの多結晶シリコン層のオーバエッチ量ｔ
が設計パラメータであり、エッチング時間等のエッチン
グ条件により制御される。このレジスト膜４をマスクに
してほう素イオン５に注入し、ほう素注入領域61を形成
した（図ｃ）。次いでレジスト膜を除去後、例えば1150
℃,20時間の熱処理によりゲート電極３の直下にチャネ
ル領域を形成する深さ約10μｍのＰベース層６の拡散を
行った（図ｄ）。さらに、ゲート電極および新たに形成
したフォトレジスト膜４をマスクにしてひ素イオン51を
注入して短時間のアニールにより0.2μｍ程度の薄いN+
ソース層７を形成した（図ｅ）。
第４図はこのようにしてＰベース層６およびN+ソース層
７を形成したIGBTを示す。この場合Ｐ層６形状のための
ほう素注入領域の端はＡ点になる。すなわち、ゲート電
極３のマスクにしてほう素イオンを注入した場合の注入
領域の端Ｂ点より第１図（ｂ）に示したオーバエッチ量
ｔだけゲート電極から離れた位置になる。従ってゲート
電極３の下に第３図と同様なチャネル長ｌを得るような
拡散を行うと、拡散距離r1と一点鎖線62で示した第３図
の場合のＰ層の縁までの拡散距離ｒとの間には次式が成
立つ。
７を形成したIGBTを示す。この場合Ｐ層６形状のための
ほう素注入領域の端はＡ点になる。すなわち、ゲート電
極３のマスクにしてほう素イオンを注入した場合の注入
領域の端Ｂ点より第１図（ｂ）に示したオーバエッチ量
ｔだけゲート電極から離れた位置になる。従ってゲート
電極３の下に第３図と同様なチャネル長ｌを得るような
拡散を行うと、拡散距離r1と一点鎖線62で示した第３図
の場合のＰ層の縁までの拡散距離ｒとの間には次式が成
立つ。
r1＝ｒ＋ｔ このときＰ層６とN-層11の間の平らな接合までの拡散深
さｄは次の式で与えられる。
さｄは次の式で与えられる。
N+ソース層７直下のＰベース層６の抵抗が拡散深さに反
比例するとすれば、第４図のＰベース層６の正孔の流れ
に沿った抵抗Rh′と、Ｐ層６が線62までである従来のそ
のような抵抗Rhの間には次の関係が得られる。
比例するとすれば、第４図のＰベース層６の正孔の流れ
に沿った抵抗Rh′と、Ｐ層６が線62までである従来のそ
のような抵抗Rhの間には次の関係が得られる。
（２）式はｔ≪ｒとして近似したものである。さらに、
実際の拡散の進行の深さ方向が横方向よりも速いのでｔ
の値は（２）式より大きくなる。また、ソース層７とN-
層11のＰベース層６表面のチャネル領域の濃度を従来と
同じにするには、ほう素の注入濃度を従来より高くしな
ければならないので、実際のRh′は（２）式よりもかな
り小さくなることがわかる。（２）式によれば、ｒ＝10
μm,t＝２μｍとすると20％の抵抗減少となり、ラッチ
アップの発生する電流もこれに比例して20％増加する。
このような抵抗の減少はｔ、すなわち多結晶シリコンの
オーバエッチ量によって決まり、エッチング条件の制御
により再現性よく最適なｔを得ることは極めて容易であ
る。
実際の拡散の進行の深さ方向が横方向よりも速いのでｔ
の値は（２）式より大きくなる。また、ソース層７とN-
層11のＰベース層６表面のチャネル領域の濃度を従来と
同じにするには、ほう素の注入濃度を従来より高くしな
ければならないので、実際のRh′は（２）式よりもかな
り小さくなることがわかる。（２）式によれば、ｒ＝10
μm,t＝２μｍとすると20％の抵抗減少となり、ラッチ
アップの発生する電流もこれに比例して20％増加する。
このような抵抗の減少はｔ、すなわち多結晶シリコンの
オーバエッチ量によって決まり、エッチング条件の制御
により再現性よく最適なｔを得ることは極めて容易であ
る。
本発明によれば、半導体基板へ異なる導電形のベース層
を形成する際のセルフアライメントのイオン注入をゲー
ト電極上のレジスト膜を残したままで行い、ソース層の
形成のためのイオン注入のマスクにはゲート電極を用い
ることにより、ゲート電極エッチング時のオーバエッチ
ングでレジスト膜をゲート電極より突出させることがで
きるため、ベース層のための拡散エッジがゲート電極か
ら遠ざかり、MOSFET部のチャネル長が長くすることなく
ベース層の拡散深さを深くすることができる。この結
果、ベース層の抵抗を下げ高い電流までラッチアップし
ないIGBTあるいはたて型VdMOSFETをつくることが可能に
なった。また、従来の製造方法の工程とほとんど差がな
いため、工数の増加がなく、コストも従来通りとなる。
を形成する際のセルフアライメントのイオン注入をゲー
ト電極上のレジスト膜を残したままで行い、ソース層の
形成のためのイオン注入のマスクにはゲート電極を用い
ることにより、ゲート電極エッチング時のオーバエッチ
ングでレジスト膜をゲート電極より突出させることがで
きるため、ベース層のための拡散エッジがゲート電極か
ら遠ざかり、MOSFET部のチャネル長が長くすることなく
ベース層の拡散深さを深くすることができる。この結
果、ベース層の抵抗を下げ高い電流までラッチアップし
ないIGBTあるいはたて型VdMOSFETをつくることが可能に
なった。また、従来の製造方法の工程とほとんど差がな
いため、工数の増加がなく、コストも従来通りとなる。
第１図は本発明の一実施例のIGBT製造工程の一部を順に
示す断面図、第２図は従来のIGBTの製造工程の一部を順
に示す断面図、第３図は従来の製造方法によるIGBTの要
部断面図、第４図は本発明の一実施例によるIGBTの要部
断面図である。 11:シリコン基板N-層、2:ゲート酸化膜、3:多結晶シリ
コン層（ゲート電極）、4:フォトレジスト膜、5:ほう素
イオン、51:ひ素イオン、6:Pベース層、7:N+ソース層。
示す断面図、第２図は従来のIGBTの製造工程の一部を順
に示す断面図、第３図は従来の製造方法によるIGBTの要
部断面図、第４図は本発明の一実施例によるIGBTの要部
断面図である。 11:シリコン基板N-層、2:ゲート酸化膜、3:多結晶シリ
コン層（ゲート電極）、4:フォトレジスト膜、5:ほう素
イオン、51:ひ素イオン、6:Pベース層、7:N+ソース層。
Claims (1)
- 【請求項１】一導電形の半導体基板に設けられる他導電
形のベース層および該ベース層の縁部近傍の表面にチャ
ネル領域をはさんで設けられる一導電形のソース層を形
成する際に、半導体基板上に絶縁膜を介して形成される
ゲート電極のパターニングのためにレジスト膜をパター
ニングし、このレジスト膜をマスクとしてゲート電極を
オーバエッチングしレジスト膜がゲート電極の端よりひ
さし状に突出するように形成し、ゲート電極の端よりひ
さし状に突出したレジスト膜をマスクにして不純物イオ
ンを注入し、注入された不純物を拡散してゲート電極の
下に所定のチャネル領域が形成されるようにベース層を
形成し、次いで前記レジスト膜を除去したのちゲート電
極をマスクにして別の不純物イオンを注入し、短時間の
アニールでソース層を形成することを特徴とするMOS型
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63057556A JPH0793430B2 (ja) | 1988-03-11 | 1988-03-11 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63057556A JPH0793430B2 (ja) | 1988-03-11 | 1988-03-11 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01231377A JPH01231377A (ja) | 1989-09-14 |
| JPH0793430B2 true JPH0793430B2 (ja) | 1995-10-09 |
Family
ID=13059087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63057556A Expired - Lifetime JPH0793430B2 (ja) | 1988-03-11 | 1988-03-11 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793430B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244429A (ja) * | 1992-12-24 | 1994-09-02 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置及びその製造方法 |
| CN102034707B (zh) * | 2009-09-29 | 2014-01-01 | 比亚迪股份有限公司 | 一种igbt的制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035573A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体装置の製造法 |
| JPS628568A (ja) * | 1985-07-04 | 1987-01-16 | Tdk Corp | 縦形半導体装置及びその製造方法 |
-
1988
- 1988-03-11 JP JP63057556A patent/JPH0793430B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01231377A (ja) | 1989-09-14 |
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