JPH0243336B2 - - Google Patents
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- JPH0243336B2 JPH0243336B2 JP55069998A JP6999880A JPH0243336B2 JP H0243336 B2 JPH0243336 B2 JP H0243336B2 JP 55069998 A JP55069998 A JP 55069998A JP 6999880 A JP6999880 A JP 6999880A JP H0243336 B2 JPH0243336 B2 JP H0243336B2
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D10/80—Heterojunction BJTs
- H10D10/821—Vertical heterojunction BJTs
- H10D10/861—Vertical heterojunction BJTs having an emitter region comprising one or more non-monocrystalline elements of Group IV, e.g. amorphous silicon
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
- H10W10/0124—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves the regions having non-rectangular shapes, e.g. rounded
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- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
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- Element Separation (AREA)
- Bipolar Transistors (AREA)
- Weting (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置及びその製造方法に関し、
特にバイポーラトランジスタ装置及び製造方法に
関する。
特にバイポーラトランジスタ装置及び製造方法に
関する。
従来バイポーラ集積回路トランジスタを形成す
る際に用いられる１つの技術として、Ｐ形導電形
式のシリコン基板上にＮ型導電形式のエピタキシ
ヤル層を形成する方法がある。トランジスタはエ
ピタキシヤル層内に形成され、シリコン酸化絶縁
領域によつて互いに電気的に絶縁され、この絶縁
領域は能動素子の周囲のエピタキシヤル層内に形
成される。エピタキシヤル層はトランジスタのコ
レクタ領域となる。Ｐ形導電領域は通常エピタキ
シヤル層内に拡散されてトランジスタのベース領
域を形成する。エミツタ領域は通常Ｐ形導電ベー
ス領域内にＮ形導電領域を拡散することによつて
形成される。
る際に用いられる１つの技術として、Ｐ形導電形
式のシリコン基板上にＮ型導電形式のエピタキシ
ヤル層を形成する方法がある。トランジスタはエ
ピタキシヤル層内に形成され、シリコン酸化絶縁
領域によつて互いに電気的に絶縁され、この絶縁
領域は能動素子の周囲のエピタキシヤル層内に形
成される。エピタキシヤル層はトランジスタのコ
レクタ領域となる。Ｐ形導電領域は通常エピタキ
シヤル層内に拡散されてトランジスタのベース領
域を形成する。エミツタ領域は通常Ｐ形導電ベー
ス領域内にＮ形導電領域を拡散することによつて
形成される。
トランジスタに要求される大きな表面領域を低
減させるためにＰ形導電ベース領域の一部がシリ
コン絶縁領域によつて制限される。この種のトラ
ンジスタにおいて、エミツタ領域は全体としてベ
ース領域内に形成され、かくしてエミツタ領域が
シリコン酸化絶縁領域に延長しているので、エミ
ツタ領域がコレクタ領域に対する電気的短絡回路
を形成することになる。特にこの種のトランジス
タにおいてエミツタ領域の一部をシリコン酸化絶
縁領域に延長した場合には、シリコン酸化領域内
の電荷は比較的ドープが少なくシリコン酸化領域
に隣接したＰ形導電拡散領域の底部を反転させ
る。この反転は下層Ｎ形導電エピタキシヤル層
（これはコレクタ領域を形成する）と、Ｎ形導電
エミツタ領域との間のベース領域の当該比較的ド
ープが少ない部分を通つてＮ形導電チヤネルを形
成させることになる。このチヤネル（ここでは短
絡回路）をエミツタ及びコレクタ間に形成させな
いようにするために、エミツタ領域は一般にベー
ス領域の上層部の比較的ドープが多い部分内に全
体として形成される。このベース領域の上層部の
比較的ドープが多い部分は、シリコン絶縁領域に
まで延長する際にエミツタ領域及び絶縁領域間に
配設され、これによりシリコン酸化絶縁領域内の
電荷によつて生ずる反転を抑止し、かくしてエピ
タキシヤル層及びエミツタ領域間にＮ形導電チヤ
ネル（従つて短絡回路）が作られるのを防止す
る。しかしエミツタ領域は全体としてベース領域
内に形成されるので、領域を拡大させることはト
ランジスタを形成させるに当つて必要とされ、こ
れによりシリコンチツプ内に形成される能動素子
の数を低減させることになる。
減させるためにＰ形導電ベース領域の一部がシリ
コン絶縁領域によつて制限される。この種のトラ
ンジスタにおいて、エミツタ領域は全体としてベ
ース領域内に形成され、かくしてエミツタ領域が
シリコン酸化絶縁領域に延長しているので、エミ
ツタ領域がコレクタ領域に対する電気的短絡回路
を形成することになる。特にこの種のトランジス
タにおいてエミツタ領域の一部をシリコン酸化絶
縁領域に延長した場合には、シリコン酸化領域内
の電荷は比較的ドープが少なくシリコン酸化領域
に隣接したＰ形導電拡散領域の底部を反転させ
る。この反転は下層Ｎ形導電エピタキシヤル層
（これはコレクタ領域を形成する）と、Ｎ形導電
エミツタ領域との間のベース領域の当該比較的ド
ープが少ない部分を通つてＮ形導電チヤネルを形
成させることになる。このチヤネル（ここでは短
絡回路）をエミツタ及びコレクタ間に形成させな
いようにするために、エミツタ領域は一般にベー
ス領域の上層部の比較的ドープが多い部分内に全
体として形成される。このベース領域の上層部の
比較的ドープが多い部分は、シリコン絶縁領域に
まで延長する際にエミツタ領域及び絶縁領域間に
配設され、これによりシリコン酸化絶縁領域内の
電荷によつて生ずる反転を抑止し、かくしてエピ
タキシヤル層及びエミツタ領域間にＮ形導電チヤ
ネル（従つて短絡回路）が作られるのを防止す
る。しかしエミツタ領域は全体としてベース領域
内に形成されるので、領域を拡大させることはト
ランジスタを形成させるに当つて必要とされ、こ
れによりシリコンチツプ内に形成される能動素子
の数を低減させることになる。
本発明に依れば半導体装置は、半導体層の一部
に絶縁領域を形成し、絶縁領域に隣接する半導体
層内にドープ領域を形成してこのドープ領域に半
導体層の導電形式とは逆の導電形式をもたせるよ
うにし、絶縁領域に隣接するドープ領域の一部を
露出している半導体表面を選択的にマスクをし、
隣接するドープ領域の露出部分を選択的にエツチ
ングしてドープ領域によつて絶縁領域から分離さ
れ収斂する側壁を有する沈降領域を形成する。
に絶縁領域を形成し、絶縁領域に隣接する半導体
層内にドープ領域を形成してこのドープ領域に半
導体層の導電形式とは逆の導電形式をもたせるよ
うにし、絶縁領域に隣接するドープ領域の一部を
露出している半導体表面を選択的にマスクをし、
隣接するドープ領域の露出部分を選択的にエツチ
ングしてドープ領域によつて絶縁領域から分離さ
れ収斂する側壁を有する沈降領域を形成する。
本発明の好適な実施例としては、絶縁領域はシ
リコン酸化領域を含み、沈降領域がドープ領域の
露出部分に非等方性エツチヤントを適用すること
によつて形成され、これにより沈降領域の側壁は
全体として三角形状断面を有するドープ領域の一
部によつてシリコン酸化絶縁領域から分離され
る。半導体層はトランジスタのコレクタ領域とな
るエピタキシヤル層をもつ。沈降領域の底部は比
較的少くドープされて活性ベース領域を構成して
いる。この活性ベース領域は半導体層内に形成さ
れさらに多くドープされたドープ領域を通じてベ
ースコンタクトに電気的に接続されている。沈降
領域の底部には全体にわたつてドープされた多結
晶シリコン層が活性ベース領域と接触するように
形成されてトランジスタに対するエミツタコンタ
クトを構成している。エミツタコンタクトは全体
として三角形状のさらに一段と多くドープされた
領域によつてコレクタ領域から電気的に絶縁され
ている。このようにして、シリコン酸化絶縁領域
内の電荷、又は絶縁領域にわたつて延長するエミ
ツタコンタクト（又は他の金属中間接続）によつ
てシリコン内に誘導された電荷に対して、エミツ
タコンタクトと、トランジスタのコレクタ領域と
なる半導体層部分との間に導通チヤネル（すなわ
ち電気的短絡回路）を生じさせない。従つてエミ
ツタコンタクトは絶縁領域に直接接触することに
なり、これによりトランジスタに必要とされる領
域を低減し、製造を容易にする。
リコン酸化領域を含み、沈降領域がドープ領域の
露出部分に非等方性エツチヤントを適用すること
によつて形成され、これにより沈降領域の側壁は
全体として三角形状断面を有するドープ領域の一
部によつてシリコン酸化絶縁領域から分離され
る。半導体層はトランジスタのコレクタ領域とな
るエピタキシヤル層をもつ。沈降領域の底部は比
較的少くドープされて活性ベース領域を構成して
いる。この活性ベース領域は半導体層内に形成さ
れさらに多くドープされたドープ領域を通じてベ
ースコンタクトに電気的に接続されている。沈降
領域の底部には全体にわたつてドープされた多結
晶シリコン層が活性ベース領域と接触するように
形成されてトランジスタに対するエミツタコンタ
クトを構成している。エミツタコンタクトは全体
として三角形状のさらに一段と多くドープされた
領域によつてコレクタ領域から電気的に絶縁され
ている。このようにして、シリコン酸化絶縁領域
内の電荷、又は絶縁領域にわたつて延長するエミ
ツタコンタクト（又は他の金属中間接続）によつ
てシリコン内に誘導された電荷に対して、エミツ
タコンタクトと、トランジスタのコレクタ領域と
なる半導体層部分との間に導通チヤネル（すなわ
ち電気的短絡回路）を生じさせない。従つてエミ
ツタコンタクトは絶縁領域に直接接触することに
なり、これによりトランジスタに必要とされる領
域を低減し、製造を容易にする。
以下図面について本発明の一例を詳述するに、
第１図において、基板１０は「100」結晶面に表
面を有すると共に10〜40〔Ω−cm〕の抵抗率を有
するＰ形シリコンでなり、適当な工程、例えばシ
リコン酸化物又はホトレジストでなるマスク（図
示せず）を通じて磁気（又はアンチモン）をイオ
ン注入する工程を用いて形成されたＮ形導電補助
コレクタ領域１２を有する。これに代え補助コレ
クタ領域１２は拡散によつて形成させることもで
きる。公知の技術を用いてシリコン酸化物又はホ
トレジストマスクを除去した後に、Ｎ形導電形式
のシリコンのエピタキシヤル層１４を成長させ
る。この実施例の場合エピタキシヤル層１４を
2.5〜３〔μｍ〕の厚さになるまで成長させる。
第１図において、基板１０は「100」結晶面に表
面を有すると共に10〜40〔Ω−cm〕の抵抗率を有
するＰ形シリコンでなり、適当な工程、例えばシ
リコン酸化物又はホトレジストでなるマスク（図
示せず）を通じて磁気（又はアンチモン）をイオ
ン注入する工程を用いて形成されたＮ形導電補助
コレクタ領域１２を有する。これに代え補助コレ
クタ領域１２は拡散によつて形成させることもで
きる。公知の技術を用いてシリコン酸化物又はホ
トレジストマスクを除去した後に、Ｎ形導電形式
のシリコンのエピタキシヤル層１４を成長させ
る。この実施例の場合エピタキシヤル層１４を
2.5〜３〔μｍ〕の厚さになるまで成長させる。
次に第２図において、複合層１６がエピタキシ
ヤル層１４の表面上に形成される。特にこの複合
層１６は次の層を含んでなる。先ず、シリコン酸
化層１８が例えば加熱成長、又は化学的蒸着によ
りエピタキシヤル層１４の表面上に500〜800〔Å〕
の厚さで形成される。次に窒化シリコン層２０が
例えば化学的蒸着によつてシリコン酸化層１８の
表面上に1500〔Å〕程度の厚さに形成される。次
にシリコン酸化層２２が化学的蒸着によつて窒化
シリコン層２０上に6000〜10000〔Å〕の厚さで積
層される。
ヤル層１４の表面上に形成される。特にこの複合
層１６は次の層を含んでなる。先ず、シリコン酸
化層１８が例えば加熱成長、又は化学的蒸着によ
りエピタキシヤル層１４の表面上に500〜800〔Å〕
の厚さで形成される。次に窒化シリコン層２０が
例えば化学的蒸着によつてシリコン酸化層１８の
表面上に1500〔Å〕程度の厚さに形成される。次
にシリコン酸化層２２が化学的蒸着によつて窒化
シリコン層２０上に6000〜10000〔Å〕の厚さで積
層される。
第３図及び第３Ａ図において、ホトレジスト層
２４が複合層１６上に積層され、それ自体公知の
写真平板化学エツチング技術を用いて絶縁マスク
にパターン化され、図示のように絶縁窓２６を形
成する。絶縁窓２６の好適な幅は実際上小さく
2.5〔μｍ〕程度となされている。ホトレジストマ
スクを用いて薄いシリコン酸化層２２の露出部分
がプラズマエツチングによつて除去され、特にい
わゆる平行板装置を用いてホトレジストの下地カ
ツテイングをすることなしにシリコン酸化層２２
に向う垂直壁を得るようになされている。これに
代え、イオンミリング、バツクスパツタリング
や、低い温度（10℃以下）で6.4％HF、35％
NH4F、及び58.6％H2Oの溶液を用いて化学的エ
ツチングをし得る。マスクとしてホトレジストマ
スク及びシリコン酸化エツチング層２２を用いて
窒化シリコン層２０が図示のようにプラズマエツ
チヤー又は加温燐酸を用いて選択的にエツチング
される。薄いシリコン酸化層１８はマスクとして
ホトレジスト、エツチングされたシリコン酸化層
２２及びエツチングされた窒化シリコン層２０を
用いて選択的にエツチングされる。薄いシリコン
酸化層１８はマスクとしてホトレジスト、エツチ
ングされたシリコン酸化層２２及びエツチングさ
れた窒化シリコン層２０を用いて選択的にエツチ
ングされる。その後ホトレジスト層２４はそれ自
体公知の方法によつて除去される。マスクとして
選択的にエツチングされた複合層１６を用いなが
ら、第４図に示す如く絶縁グローブ２８がエピタ
キシヤル層１６内にエツチングされる。ここでほ
ぼプレナー構造が必要でエピタキシヤル層１４が
３〔μｍ〕の厚さより大きいときは、絶縁グロー
ブ２８はそれ自体公知の等方性エツチヤント、例
えば硝酸、ふつ化水素酸及び酢酸を用いて7500〜
8500〔Å〕の深さにエツチングされる。厚いエピ
タキシヤル層１４（すなわち3.5〜４〔μｍ〕）の
場合には、エツチングはエツチング技術を組合せ
て1.6〜２〔μｍ〕の深さにまで実行される。すな
わち先ずシリコンエピタキシヤル層１４を0.3〜
0.5〔μｍ〕の深さまで非等方性エツチヤントを用
いてエツチングし、エピタキシヤル層１４の残る
1.3〜1.7〔μｍ〕が等方性エツチヤントを用いて
選択的に除去される。この後者の方法は、合金が
形成されるべき熱成長シリコン酸化層をもつ全絶
縁グローブをバツクフイルするには実用的ではな
い場合でも、傾斜する側壁をもつ絶縁グローブを
生ずる（1978年６月１日出願の米国特許出願第
911659号に記載がある）。非等方性エツチングは
〔100〕結晶軸に適しており、〔100〕結晶面に表面
をもつているシリコン基板１０（第１図）は、
〔110〕結晶軸に沿つてエツチングされるべき絶縁
グローブパターンを使うことが、この方法を用い
る場合に要求される。
２４が複合層１６上に積層され、それ自体公知の
写真平板化学エツチング技術を用いて絶縁マスク
にパターン化され、図示のように絶縁窓２６を形
成する。絶縁窓２６の好適な幅は実際上小さく
2.5〔μｍ〕程度となされている。ホトレジストマ
スクを用いて薄いシリコン酸化層２２の露出部分
がプラズマエツチングによつて除去され、特にい
わゆる平行板装置を用いてホトレジストの下地カ
ツテイングをすることなしにシリコン酸化層２２
に向う垂直壁を得るようになされている。これに
代え、イオンミリング、バツクスパツタリング
や、低い温度（10℃以下）で6.4％HF、35％
NH4F、及び58.6％H2Oの溶液を用いて化学的エ
ツチングをし得る。マスクとしてホトレジストマ
スク及びシリコン酸化エツチング層２２を用いて
窒化シリコン層２０が図示のようにプラズマエツ
チヤー又は加温燐酸を用いて選択的にエツチング
される。薄いシリコン酸化層１８はマスクとして
ホトレジスト、エツチングされたシリコン酸化層
２２及びエツチングされた窒化シリコン層２０を
用いて選択的にエツチングされる。薄いシリコン
酸化層１８はマスクとしてホトレジスト、エツチ
ングされたシリコン酸化層２２及びエツチングさ
れた窒化シリコン層２０を用いて選択的にエツチ
ングされる。その後ホトレジスト層２４はそれ自
体公知の方法によつて除去される。マスクとして
選択的にエツチングされた複合層１６を用いなが
ら、第４図に示す如く絶縁グローブ２８がエピタ
キシヤル層１６内にエツチングされる。ここでほ
ぼプレナー構造が必要でエピタキシヤル層１４が
３〔μｍ〕の厚さより大きいときは、絶縁グロー
ブ２８はそれ自体公知の等方性エツチヤント、例
えば硝酸、ふつ化水素酸及び酢酸を用いて7500〜
8500〔Å〕の深さにエツチングされる。厚いエピ
タキシヤル層１４（すなわち3.5〜４〔μｍ〕）の
場合には、エツチングはエツチング技術を組合せ
て1.6〜２〔μｍ〕の深さにまで実行される。すな
わち先ずシリコンエピタキシヤル層１４を0.3〜
0.5〔μｍ〕の深さまで非等方性エツチヤントを用
いてエツチングし、エピタキシヤル層１４の残る
1.3〜1.7〔μｍ〕が等方性エツチヤントを用いて
選択的に除去される。この後者の方法は、合金が
形成されるべき熱成長シリコン酸化層をもつ全絶
縁グローブをバツクフイルするには実用的ではな
い場合でも、傾斜する側壁をもつ絶縁グローブを
生ずる（1978年６月１日出願の米国特許出願第
911659号に記載がある）。非等方性エツチングは
〔100〕結晶軸に適しており、〔100〕結晶面に表面
をもつているシリコン基板１０（第１図）は、
〔110〕結晶軸に沿つてエツチングされるべき絶縁
グローブパターンを使うことが、この方法を用い
る場合に要求される。
再度第４図において、等方性エツチヤントは図
示のような絶縁グローブ２８を形成させるために
用いられる。等方性エツチヤントを用いてエツチ
ングをしている間に、シリコンエピタキシヤル層
１４の等方性エツチヤント部分が複合層１６下に
おいても除去され、この複合層は図示のように等
方性エツチヤント用の耐エツチングマスクを得て
いる。すなわち等方性エツチング処理工程におい
て、シリコン酸化層２２、窒化シリコン層２０及
びシリコン酸化層１８でなる複合層１６（第２
図）は、エピタキシヤル層１４内に形成された絶
縁グローブの側壁から突き出る。この観点からみ
て、上述の非等方性エツチングを組合せて用いる
場合に、非等方性エツチングを用いて〔111〕面
に最初に側壁を形成するようになされ、またその
後等方性エツチングが絶縁グローブを最初に非等
方性にエツチングすべく適用するに当つて、複合
層１６下のシリコンエピタキシヤル層１４の部分
を除去するために用いられ、これにより組合せエ
ツチング方法が用いられる場合ですら複合層１６
が最終的に形成された絶縁グローブの側壁から突
き出ることになる。
示のような絶縁グローブ２８を形成させるために
用いられる。等方性エツチヤントを用いてエツチ
ングをしている間に、シリコンエピタキシヤル層
１４の等方性エツチヤント部分が複合層１６下に
おいても除去され、この複合層は図示のように等
方性エツチヤント用の耐エツチングマスクを得て
いる。すなわち等方性エツチング処理工程におい
て、シリコン酸化層２２、窒化シリコン層２０及
びシリコン酸化層１８でなる複合層１６（第２
図）は、エピタキシヤル層１４内に形成された絶
縁グローブの側壁から突き出る。この観点からみ
て、上述の非等方性エツチングを組合せて用いる
場合に、非等方性エツチングを用いて〔111〕面
に最初に側壁を形成するようになされ、またその
後等方性エツチングが絶縁グローブを最初に非等
方性にエツチングすべく適用するに当つて、複合
層１６下のシリコンエピタキシヤル層１４の部分
を除去するために用いられ、これにより組合せエ
ツチング方法が用いられる場合ですら複合層１６
が最終的に形成された絶縁グローブの側壁から突
き出ることになる。
第５図について、複合層１６はイオン注入マス
クとして用いられる。特にこの構成の装置の表面
は硼素イオン１７（又はＮ形導電形式のエピタキ
シヤル層１４内のＰ形導電領域を作り得る他の分
子）に対して露出されている。ここでイオン注入
量は、150〜250〔keV〕で1.5×1014〔cm-2〕であ
り、これにより注入のピーク濃度の範囲は露出エ
ピタキシヤル層１４の表面から4500〜7500〔Å〕
程度の深さになる。ここで注意すべきは、複合層
１６の突出し部は絶縁グローブ２８の側壁を硼素
イオンからシールドしていることである。また注
意すべきは絶縁グローブ２８は熱によつて酸化さ
れて当該グローブを上述のようにして充満し、こ
れにより装置の表面に対して行われる金属化のた
めにほぼ平坦な表面を提供し、また充満されたグ
ローブを越えて装置内に形成される電気的相互接
続装置について硼素注入分布のピークが最終的シ
リコン酸化エピタキシヤル層の接合面位置又はそ
の近傍（すなわち3000〔Å〕に位置させることが
望ましいことである。このようにすれば上述のよ
うにエピタキシヤル層１４のシリコンを酸化すれ
ば硼素ドーパント量はほとんど移動せず、最終構
造はグローブ２８の底部下のエピタキシヤル層１
４の領域に正しく硼素のＰ形導電形式をもち、こ
れにより変換の可能性の小さい構造を得ることが
できる。従つて好適な例としてエピタキシヤル層
１４内の硼素濃度のピーク領域はグローブ２８の
底壁２７下の0.45〜0.75〔μｍ〕になる。
クとして用いられる。特にこの構成の装置の表面
は硼素イオン１７（又はＮ形導電形式のエピタキ
シヤル層１４内のＰ形導電領域を作り得る他の分
子）に対して露出されている。ここでイオン注入
量は、150〜250〔keV〕で1.5×1014〔cm-2〕であ
り、これにより注入のピーク濃度の範囲は露出エ
ピタキシヤル層１４の表面から4500〜7500〔Å〕
程度の深さになる。ここで注意すべきは、複合層
１６の突出し部は絶縁グローブ２８の側壁を硼素
イオンからシールドしていることである。また注
意すべきは絶縁グローブ２８は熱によつて酸化さ
れて当該グローブを上述のようにして充満し、こ
れにより装置の表面に対して行われる金属化のた
めにほぼ平坦な表面を提供し、また充満されたグ
ローブを越えて装置内に形成される電気的相互接
続装置について硼素注入分布のピークが最終的シ
リコン酸化エピタキシヤル層の接合面位置又はそ
の近傍（すなわち3000〔Å〕に位置させることが
望ましいことである。このようにすれば上述のよ
うにエピタキシヤル層１４のシリコンを酸化すれ
ば硼素ドーパント量はほとんど移動せず、最終構
造はグローブ２８の底部下のエピタキシヤル層１
４の領域に正しく硼素のＰ形導電形式をもち、こ
れにより変換の可能性の小さい構造を得ることが
できる。従つて好適な例としてエピタキシヤル層
１４内の硼素濃度のピーク領域はグローブ２８の
底壁２７下の0.45〜0.75〔μｍ〕になる。
アルゴン雰囲気中で、1000〔℃〕、20〔分〕間ア
ニールした後、上側の薄いシリコン酸化層２２が
それ自体公知の方法でエツチングで除去される。
かくして形成された構造体は酸化雰囲気中に置か
れ、これによりシリコン層３０が第６図に示すよ
うにシリコンエピタキシヤル層１４の露出部上に
選択的に加熱成長される。特に、絶縁グローブ２
８（第５図）は清浄なウエツトなO2雰囲気
（HClが加えられている）中で選択的に酸化され
て1.2〜1.5〔μｍ〕のシリコン酸化層を成長させ
る。好適には酸化サイクルは1000〔℃〕で８〔時
間〕続けられる。この酸化の間に（そして上述の
最後の加熱サイクルの間に）、注入された硼素分
子の部分はシリコンエピタキシヤル層１４を通つ
て基板１０へ拡散して図示の如きドープ領域３１
を形成する。8000〔Å〕の深さに初期絶縁グロー
ブを形成し、1.5〔μｍ〕の厚さのシリコン酸化層
３０を成長させることによつて例えば硼素領域３
１は３〔μｍ〕の厚さのエピタキシヤル層１４の
残りの部分を通じて基板１０に突出形成されて図
示のような所望の絶縁領域を得る。エピタキシヤ
ル層１４をもつと厚くするためには、エピタキシ
ヤル層１４を形成する前に基板の選択された領域
に硼素を上方へ拡散しておけば良い。この上方へ
の拡散に続いて注入硼素の下方への拡散を行つて
絶縁深さを増大させることになる。トランジスタ
を構成するためには絶縁グローブ中に注入した硼
素の横方向への拡散が小さく、これにより硼素が
後に形成されるべきトランジスタのベース領域か
ら良く分離されて残るようになされていることが
重要である。横方向への拡散は下方への拡散より
十分に遅い速度で生じるので、形成すべきトラン
ジスタのベース領域からの絶縁硼素の分離が助長
されることになる。この状態は拡散に基づいて酸
化が増大する現象によつて実現され、酸化が成長
する領域下において、約1000〔℃〕の温度まで、
硼素を特に〔100〕結晶方向に十分に速く拡散さ
せる。注意すべきは破線３２はシリコンエピタキ
シヤル層１４内に形成された最初の絶縁グローブ
２８（第５図）を示し、これに対して破線３４は
最初の硼素イオン注入のピーク濃度の深さを示し
ている。その後窒化シリコン層２０は適宜の技術
を使つて除去されて、3500〔Å〕の厚さのシリコ
ン酸化層３８と置き換えられ、ここでこのシリコ
ン酸化層３８は1000〔℃〕の気体流の中でほぼ80
〔秒〕間成長される。ここで形成されシリコン酸
化層３８は第７図に示すように4000〔Å〕程度と
なる。
ニールした後、上側の薄いシリコン酸化層２２が
それ自体公知の方法でエツチングで除去される。
かくして形成された構造体は酸化雰囲気中に置か
れ、これによりシリコン層３０が第６図に示すよ
うにシリコンエピタキシヤル層１４の露出部上に
選択的に加熱成長される。特に、絶縁グローブ２
８（第５図）は清浄なウエツトなO2雰囲気
（HClが加えられている）中で選択的に酸化され
て1.2〜1.5〔μｍ〕のシリコン酸化層を成長させ
る。好適には酸化サイクルは1000〔℃〕で８〔時
間〕続けられる。この酸化の間に（そして上述の
最後の加熱サイクルの間に）、注入された硼素分
子の部分はシリコンエピタキシヤル層１４を通つ
て基板１０へ拡散して図示の如きドープ領域３１
を形成する。8000〔Å〕の深さに初期絶縁グロー
ブを形成し、1.5〔μｍ〕の厚さのシリコン酸化層
３０を成長させることによつて例えば硼素領域３
１は３〔μｍ〕の厚さのエピタキシヤル層１４の
残りの部分を通じて基板１０に突出形成されて図
示のような所望の絶縁領域を得る。エピタキシヤ
ル層１４をもつと厚くするためには、エピタキシ
ヤル層１４を形成する前に基板の選択された領域
に硼素を上方へ拡散しておけば良い。この上方へ
の拡散に続いて注入硼素の下方への拡散を行つて
絶縁深さを増大させることになる。トランジスタ
を構成するためには絶縁グローブ中に注入した硼
素の横方向への拡散が小さく、これにより硼素が
後に形成されるべきトランジスタのベース領域か
ら良く分離されて残るようになされていることが
重要である。横方向への拡散は下方への拡散より
十分に遅い速度で生じるので、形成すべきトラン
ジスタのベース領域からの絶縁硼素の分離が助長
されることになる。この状態は拡散に基づいて酸
化が増大する現象によつて実現され、酸化が成長
する領域下において、約1000〔℃〕の温度まで、
硼素を特に〔100〕結晶方向に十分に速く拡散さ
せる。注意すべきは破線３２はシリコンエピタキ
シヤル層１４内に形成された最初の絶縁グローブ
２８（第５図）を示し、これに対して破線３４は
最初の硼素イオン注入のピーク濃度の深さを示し
ている。その後窒化シリコン層２０は適宜の技術
を使つて除去されて、3500〔Å〕の厚さのシリコ
ン酸化層３８と置き換えられ、ここでこのシリコ
ン酸化層３８は1000〔℃〕の気体流の中でほぼ80
〔秒〕間成長される。ここで形成されシリコン酸
化層３８は第７図に示すように4000〔Å〕程度と
なる。
第８図についてホトレジスト層４２からなるホ
トレジストマスクはそれ自体公知の写真平板技術
を用いて構造体の表面上に形成されてベース領域
を露出させるべき窓４４を得る。このマスクを用
いて硼素分子４５はシリコン酸化層３８を通じて
ベース領域中に、例えば160〔keV〕で２×1013
〔cm-2〕の量だけイオン注入される。次にホトレ
ジスト層４２はそれ自体公知の工程を用いて除去
される。次に構造体は1100〔℃〕のアルゴン中に
40〔分〕間アニールされ、これによりベース領域
が硼素ドーパントの拡散によつて4000〔Å〕程度
の深さにまで拡がつて不活性ベース領域４３を形
成する（すなわち、後述するようにこのベース領
域は活性ベース領域ベース電極に電気的に接続す
るために用いられる）。
トレジストマスクはそれ自体公知の写真平板技術
を用いて構造体の表面上に形成されてベース領域
を露出させるべき窓４４を得る。このマスクを用
いて硼素分子４５はシリコン酸化層３８を通じて
ベース領域中に、例えば160〔keV〕で２×1013
〔cm-2〕の量だけイオン注入される。次にホトレ
ジスト層４２はそれ自体公知の工程を用いて除去
される。次に構造体は1100〔℃〕のアルゴン中に
40〔分〕間アニールされ、これによりベース領域
が硼素ドーパントの拡散によつて4000〔Å〕程度
の深さにまで拡がつて不活性ベース領域４３を形
成する（すなわち、後述するようにこのベース領
域は活性ベース領域ベース電極に電気的に接続す
るために用いられる）。
次に第９図について、ホトレジスト層５０が再
度構造体の表面に用いられ、図示するように公知
の写真平板技術を用いてマスク内に形成される。
ホトレジストのマスクは全てのコンタクト開口
（エミツタ、ベース及びコレクタ）を同時に露出
させるように形成される。シリコン酸化層３８の
このホトレジストマスク部分（及び同じ様に絶縁
グローブ内のシリコン酸化層の上層部分）は図示
のように500〜1000〔Å〕程度の厚さに除去され
る。代つてシリコン酸化層３８はホトレジストに
よつてマスクされていないコンタクト領域内のエ
ピタキシヤル層にエツチングされ、500〔Å〕の厚
さの新たに成長したシリコン酸化層と置き換えら
れる。この薄いシリコン酸化層は、次の工程にお
いて重積すべき窒化シリコン層がプラズマエツチ
ヤー内において引き続いてエツチングされる。い
ま化学的エツチング方法が用いられるとすると、
薄いシリコン酸化層は省略される。
度構造体の表面に用いられ、図示するように公知
の写真平板技術を用いてマスク内に形成される。
ホトレジストのマスクは全てのコンタクト開口
（エミツタ、ベース及びコレクタ）を同時に露出
させるように形成される。シリコン酸化層３８の
このホトレジストマスク部分（及び同じ様に絶縁
グローブ内のシリコン酸化層の上層部分）は図示
のように500〜1000〔Å〕程度の厚さに除去され
る。代つてシリコン酸化層３８はホトレジストに
よつてマスクされていないコンタクト領域内のエ
ピタキシヤル層にエツチングされ、500〔Å〕の厚
さの新たに成長したシリコン酸化層と置き換えら
れる。この薄いシリコン酸化層は、次の工程にお
いて重積すべき窒化シリコン層がプラズマエツチ
ヤー内において引き続いてエツチングされる。い
ま化学的エツチング方法が用いられるとすると、
薄いシリコン酸化層は省略される。
次に第１０図について、ホトレジスト層５０が
除去され、窒化シリコン層５２が1000〜1500〔Å〕
の厚さに化学蒸着される。次にホトレジスト層５
４が窒化シリコン層５２上に積層され、公知の写
真平板技術を用いて図示のようにマスクに形成さ
れる。この寸法的に厳密さが不要のマスクは窒化
シリコン層５２の露出部分を選択的に除去するの
に用いられ、次に第１０図に示すように公知のウ
エツトな化学エツチング処理を用いてエミツタ領
域から下層の薄いシリコン酸化層３８を露出さ
せ、ホトレジスト層５４を除去して第１１図、第
１１Ａ図、第１１Ｂ図に示す構造体を形成する。
除去され、窒化シリコン層５２が1000〜1500〔Å〕
の厚さに化学蒸着される。次にホトレジスト層５
４が窒化シリコン層５２上に積層され、公知の写
真平板技術を用いて図示のようにマスクに形成さ
れる。この寸法的に厳密さが不要のマスクは窒化
シリコン層５２の露出部分を選択的に除去するの
に用いられ、次に第１０図に示すように公知のウ
エツトな化学エツチング処理を用いてエミツタ領
域から下層の薄いシリコン酸化層３８を露出さ
せ、ホトレジスト層５４を除去して第１１図、第
１１Ａ図、第１１Ｂ図に示す構造体を形成する。
構造体の表面は適宜の非等方性エツチ、例えば
ピロカテコールと接触されて第１２図、第１２Ａ
図、第１２Ｂ図に示すようにシリコンエピタキシ
ヤル層１４の露出部分を選択的に除去する。特に
注意すべきは、非等方性エツチは〔110〕方向に
沿つてエピタキシヤル層１４の〔100〕表面に接
触するように持ち込まれることにより、沈降部分
５６の側壁３９が外方に拡がるように傾斜し、シ
リコンエピタキシヤル層１４の〔111〕結晶面と
平行になり、かかる非等方性エツチはエミツタコ
ンタクト開口の下部を切り込まずに図示のように
沈降部分５６と絶縁グローブ３０との間のほぼ三
角形状領域５８を残すことである。また注意すべ
きは非等方性エツチは図示のようにエピタキシヤ
ル層１４の不活性ドープベース領域４３の一部を
除去することである。その結果不活性ベース領域
４３の三角形状部分５８がエミツタ開口すなわち
沈降グローブ５６と、シリコン酸化充満絶縁グロ
ーブ３０との間に維持される。領域５８は形成さ
れるべきトランジスタのエミツタ及びコレクタ領
域間を電気的に短絡しないように変化を防止す
る。硼素がドープされた領域５８がなければ、シ
リコン酸化絶縁グローブ３０に存在する正電荷
（又は後述するような方法で後にかかるシリコン
酸化層上に金属化を行うことによつてシリコン内
に誘導される電荷）がシリコン−シリコン酸化層
の境界面に変化を生じさせ、かくしてチヤネルに
よつてエミツタ−コレクタ電気短絡回路を生じさ
せる。非等方性エツチングの後に構造体は、不活
性ベース領域４３を2000〔Å〕程度にまで深く駆
動するために、アルゴン中で1100〔℃〕にまで約
40〔分〕間加熱され、これにより第１３図に示す
ようにエツチングされた沈降部５６の底面６１、
すなわち沈降されたエミツタコンタクト開口の底
面より僅かに低いレベルにまで延長する。
ピロカテコールと接触されて第１２図、第１２Ａ
図、第１２Ｂ図に示すようにシリコンエピタキシ
ヤル層１４の露出部分を選択的に除去する。特に
注意すべきは、非等方性エツチは〔110〕方向に
沿つてエピタキシヤル層１４の〔100〕表面に接
触するように持ち込まれることにより、沈降部分
５６の側壁３９が外方に拡がるように傾斜し、シ
リコンエピタキシヤル層１４の〔111〕結晶面と
平行になり、かかる非等方性エツチはエミツタコ
ンタクト開口の下部を切り込まずに図示のように
沈降部分５６と絶縁グローブ３０との間のほぼ三
角形状領域５８を残すことである。また注意すべ
きは非等方性エツチは図示のようにエピタキシヤ
ル層１４の不活性ドープベース領域４３の一部を
除去することである。その結果不活性ベース領域
４３の三角形状部分５８がエミツタ開口すなわち
沈降グローブ５６と、シリコン酸化充満絶縁グロ
ーブ３０との間に維持される。領域５８は形成さ
れるべきトランジスタのエミツタ及びコレクタ領
域間を電気的に短絡しないように変化を防止す
る。硼素がドープされた領域５８がなければ、シ
リコン酸化絶縁グローブ３０に存在する正電荷
（又は後述するような方法で後にかかるシリコン
酸化層上に金属化を行うことによつてシリコン内
に誘導される電荷）がシリコン−シリコン酸化層
の境界面に変化を生じさせ、かくしてチヤネルに
よつてエミツタ−コレクタ電気短絡回路を生じさ
せる。非等方性エツチングの後に構造体は、不活
性ベース領域４３を2000〔Å〕程度にまで深く駆
動するために、アルゴン中で1100〔℃〕にまで約
40〔分〕間加熱され、これにより第１３図に示す
ようにエツチングされた沈降部５６の底面６１、
すなわち沈降されたエミツタコンタクト開口の底
面より僅かに低いレベルにまで延長する。
次に活性ベース領域は硼素イオンを、エミツタ
コンタクト開口（すなわち沈降部５６）を通つ
て、第１４図及び第１５図に示す如くトランジス
タに必要とされるベータに応じて７×1012〜１×
1013〔cm-2〕の範囲の量を注入することによつて
形成される。イオン注入は２つのステツプ、すな
わち40〔keV〕及び100〔keV〕でなされる。必要
ならば、300〜500〔Å〕程度の薄い酸化層（図示
せず）をイオン注入の前にエミツタコンタクト開
口上に成長させ又は堆積させるようにしても良
い。次に構造体はアルゴン雰囲気中を1000〔℃〕
で20〔分〕間加熱されてアニールされかつ硼素イ
オンを活性にし、これにより活性ベース領域４５
（第１６図）を形成する。また、ベース領域４３
はこのステツプの間にエピタキシヤル層１４内に
さらに僅かに駆動される。
コンタクト開口（すなわち沈降部５６）を通つ
て、第１４図及び第１５図に示す如くトランジス
タに必要とされるベータに応じて７×1012〜１×
1013〔cm-2〕の範囲の量を注入することによつて
形成される。イオン注入は２つのステツプ、すな
わち40〔keV〕及び100〔keV〕でなされる。必要
ならば、300〜500〔Å〕程度の薄い酸化層（図示
せず）をイオン注入の前にエミツタコンタクト開
口上に成長させ又は堆積させるようにしても良
い。次に構造体はアルゴン雰囲気中を1000〔℃〕
で20〔分〕間加熱されてアニールされかつ硼素イ
オンを活性にし、これにより活性ベース領域４５
（第１６図）を形成する。また、ベース領域４３
はこのステツプの間にエピタキシヤル層１４内に
さらに僅かに駆動される。
第１６図においてホトレジスト層６２は構造体
の表面上に堆積されて比較的厳密でなく図示のよ
うに寸法的に大き目のマスクを形成し、これによ
り窒化シリコン層５２及び薄いシリコン酸化層３
８の選択された部分を公知のエツチング技術を用
いて図示のようにコレクタコンタクト領域から除
去することができるようにする。
の表面上に堆積されて比較的厳密でなく図示のよ
うに寸法的に大き目のマスクを形成し、これによ
り窒化シリコン層５２及び薄いシリコン酸化層３
８の選択された部分を公知のエツチング技術を用
いて図示のようにコレクタコンタクト領域から除
去することができるようにする。
第１７図において多結晶シリコン層６６が例え
ば化学蒸着（siH4を600〜700〔℃〕で分解させ
る）によつて構造体の表面上に2000〜3000〔Å〕
程度の厚さに堆積される。次に堆積された多結晶
シリコン層６６に適当なドーパント例えば燐を
900〜950〔℃〕で公知の拡散処理によつてドープ
する。これに代え堆積された多結晶シリコン層６
６に燐又は砒素をイオン注入することによつてド
ープするようにしても良い。拡散中に含まれる温
度サイクルは20〜25〔分〕より長くはなく、これ
により単結晶エピタキシヤル層への拡散は非常に
浅くなる（1000〔Å〕以下）。その理由は多結晶シ
リコン層６６内の拡散が単結晶シリコンにおける
より急速であるからである。寸法的に大き目のホ
トレジストマスク（図示せず）を用いることによ
り、ドープされた多結晶層６６はそれぞれ第１７
図に示すようにエミツタ及びコレクタコンタクト
６８，７０内にエツチングされる。かくしてエミ
ツタ−ベース接合はエミツタコンタクト６８と僅
かにドープされた活性ベース領域４５との間に形
成される。ここで注意すべきは望ましくは、ドー
プされた多結晶シリコンエミツタコンタクト６８
がエミツタ−ベース接合を防護するためにエミツ
タ開口の周縁を僅かに越えて延長するようになさ
れていることである。
ば化学蒸着（siH4を600〜700〔℃〕で分解させ
る）によつて構造体の表面上に2000〜3000〔Å〕
程度の厚さに堆積される。次に堆積された多結晶
シリコン層６６に適当なドーパント例えば燐を
900〜950〔℃〕で公知の拡散処理によつてドープ
する。これに代え堆積された多結晶シリコン層６
６に燐又は砒素をイオン注入することによつてド
ープするようにしても良い。拡散中に含まれる温
度サイクルは20〜25〔分〕より長くはなく、これ
により単結晶エピタキシヤル層への拡散は非常に
浅くなる（1000〔Å〕以下）。その理由は多結晶シ
リコン層６６内の拡散が単結晶シリコンにおける
より急速であるからである。寸法的に大き目のホ
トレジストマスク（図示せず）を用いることによ
り、ドープされた多結晶層６６はそれぞれ第１７
図に示すようにエミツタ及びコレクタコンタクト
６８，７０内にエツチングされる。かくしてエミ
ツタ−ベース接合はエミツタコンタクト６８と僅
かにドープされた活性ベース領域４５との間に形
成される。ここで注意すべきは望ましくは、ドー
プされた多結晶シリコンエミツタコンタクト６８
がエミツタ−ベース接合を防護するためにエミツ
タ開口の周縁を僅かに越えて延長するようになさ
れていることである。
次に第１８図において、ホトレジスト層７２が
図示のようにパターン化されてベースコンタクト
を形成すべき領域を露出するマスクを形成してい
る。窒化シリコン層５２及び薄いシリコン酸化層
３８は公知の技術を用いてエツチングされる。次
にホトレジスト層７２が溶解される。プラチニウ
ム層が第１９図に示すようにベースコンタクト領
域を除いて溶解され沈降される。次に残るプラチ
ニウムがベースコンタクト領域の中にシンターし
てPtSi領域７４を形成すると共に、過剰なプラチ
ニウムが第１９図に示すように王水中でエツチン
グすることによつて除去される。これに代えベー
ス領域にPtSi領域を必要としない場合には省略し
ても良い。上述の処理は、PtSiをベースコンタク
ト上に形成すると同時にコレクタ領域の一部上に
も形成するようにし、かくしてベースコンタクト
用の窓を延長することによつてコレクタ領域の一
部を露出させてシヨツトキーコンタクトを得るよ
うにしても良い。
図示のようにパターン化されてベースコンタクト
を形成すべき領域を露出するマスクを形成してい
る。窒化シリコン層５２及び薄いシリコン酸化層
３８は公知の技術を用いてエツチングされる。次
にホトレジスト層７２が溶解される。プラチニウ
ム層が第１９図に示すようにベースコンタクト領
域を除いて溶解され沈降される。次に残るプラチ
ニウムがベースコンタクト領域の中にシンターし
てPtSi領域７４を形成すると共に、過剰なプラチ
ニウムが第１９図に示すように王水中でエツチン
グすることによつて除去される。これに代えベー
ス領域にPtSi領域を必要としない場合には省略し
ても良い。上述の処理は、PtSiをベースコンタク
ト上に形成すると同時にコレクタ領域の一部上に
も形成するようにし、かくしてベースコンタクト
用の窓を延長することによつてコレクタ領域の一
部を露出させてシヨツトキーコンタクトを得るよ
うにしても良い。
金属化層７６（アルミニウムが好適である）が
5000〜7000〔Å〕の厚さで構造体の表面上に堆積
され、第１９図に示すように導体（すなわちエミ
ツタ、ベース、コレクタコンタクト８０，８２，
８４）内にパターン化されている。ここで注意す
べきは、寸法的に大き目の多結晶シリコンエミツ
タ６８はアルミニウムによつて短絡されないよう
にエミツタ接合を防護し、また特定の結晶方向に
向つて単結晶シリコン中に形成され得るスパイク
と合金を作らないようにエミツタ接合を防護する
ことである。また注意すべきは、活性ベース領域
４５はさらに深くドープされている不活性ベース
領域４３を通じてベースコンタクト８２に電気的
に結合されていることである。なお活性ベース領
域の語はエミツタコンタクト６８と相互動作する
Ｐ形導電領域を言い、また不活性領域は活性ベー
ス領域を電気的にベースコンタクト８２に結合す
るために用いられるＰ形導電領域を言う。
5000〜7000〔Å〕の厚さで構造体の表面上に堆積
され、第１９図に示すように導体（すなわちエミ
ツタ、ベース、コレクタコンタクト８０，８２，
８４）内にパターン化されている。ここで注意す
べきは、寸法的に大き目の多結晶シリコンエミツ
タ６８はアルミニウムによつて短絡されないよう
にエミツタ接合を防護し、また特定の結晶方向に
向つて単結晶シリコン中に形成され得るスパイク
と合金を作らないようにエミツタ接合を防護する
ことである。また注意すべきは、活性ベース領域
４５はさらに深くドープされている不活性ベース
領域４３を通じてベースコンタクト８２に電気的
に結合されていることである。なお活性ベース領
域の語はエミツタコンタクト６８と相互動作する
Ｐ形導電領域を言い、また不活性領域は活性ベー
ス領域を電気的にベースコンタクト８２に結合す
るために用いられるＰ形導電領域を言う。
以上に本発明の好適な実施例を述べたが、これ
らの動作原理に基づく他の実施例を用いても良い
ことは明らかであろう。
らの動作原理に基づく他の実施例を用いても良い
ことは明らかであろう。
以下に本発明を具体化する態様のいくつかを挙
げる。
げる。
(1)(a) 第１の導電形式を有する半導体を得、
(b) 上記半導体の一部に絶縁領域を形成し、
(c) 半導体内に上記絶縁領域に隣接する部分を
有するドープ領域を、上記第１の導電形式と
は反対の導電形式で形成し、 (d) 上記半導体の表面を上記絶縁領域に隣接し
た上記ドープ領域の部分を露出させるように
選択的にマスクし、 (e) 上記ドープ領域の露出部分をエツチングし
て当該ドープ領域の部分によつて上記絶縁領
域から分離され、かつ外方に拡がるように沈
降部を形成する 工程を有する半導体装置の製造方法。
有するドープ領域を、上記第１の導電形式と
は反対の導電形式で形成し、 (d) 上記半導体の表面を上記絶縁領域に隣接し
た上記ドープ領域の部分を露出させるように
選択的にマスクし、 (e) 上記ドープ領域の露出部分をエツチングし
て当該ドープ領域の部分によつて上記絶縁領
域から分離され、かつ外方に拡がるように沈
降部を形成する 工程を有する半導体装置の製造方法。
(2) 上記エツチング工程は、上記ドープ領域の露
出部分のコンタクトに非等方性エツチヤントを
導入する工程を含んでいる態様(1)に記載の半導
体装置の製造方法。
出部分のコンタクトに非等方性エツチヤントを
導入する工程を含んでいる態様(1)に記載の半導
体装置の製造方法。
(3) 上記沈降部の底部下の半導体中に上記反対の
導電形式の領域を形成し得る分子を導入する工
程を含んでいる態様(2)に記載の半導体装置の製
造方法。
導電形式の領域を形成し得る分子を導入する工
程を含んでいる態様(2)に記載の半導体装置の製
造方法。
(4) 上記分子導入工程は、上記ドープ領域の濃度
より少ない予定のドーピング濃度で上記分子を
導入する工程を含んでいる態様(3)に記載の半導
体装置の製造方法。
より少ない予定のドーピング濃度で上記分子を
導入する工程を含んでいる態様(3)に記載の半導
体装置の製造方法。
(5) 上記沈降部の底部に電気的コンタクトを形成
する工程を含んでいる態様(4)に記載の半導体装
置の製造方法。
する工程を含んでいる態様(4)に記載の半導体装
置の製造方法。
(6)(a) 半導体基板内に絶縁領域を得、
(b) 上記半導体基板に、一部が上記絶縁領域の
一部に隣接するようにドープ領域を形成し、 (c) 上記ドープ領域に、当該ドープ領域の一部
によつて上記絶縁領域の隣接部分から分離さ
れた側壁を有する沈降部を形成する 工程を有する半導体装置の製造方法。
一部に隣接するようにドープ領域を形成し、 (c) 上記ドープ領域に、当該ドープ領域の一部
によつて上記絶縁領域の隣接部分から分離さ
れた側壁を有する沈降部を形成する 工程を有する半導体装置の製造方法。
(7) 上記沈降部の底部上に電気的コンタクトを形
成する工程を有している態様(6)に記載の半導体
装置の製造方法。
成する工程を有している態様(6)に記載の半導体
装置の製造方法。
(8) 上記ドープ領域に電気的コンタクトを形成す
る工程を含んでいる態様(7)に記載の半導体装置
の製造方法。
る工程を含んでいる態様(7)に記載の半導体装置
の製造方法。
(9) 上記半導体基板に電気的コンタクトを形成す
る工程を含んでいる態様(7)に記載の半導体装置
の製造方法。
る工程を含んでいる態様(7)に記載の半導体装置
の製造方法。
(10) 上記ドープ領域に電気的コンタクトを形成す
る工程を含んでいる態様(9)に記載の半導体装置
の製造方法。
る工程を含んでいる態様(9)に記載の半導体装置
の製造方法。
(11)(a) ドープされた半導体基板内に絶縁領域を
得、 (b) 上記半導体基板内に、上記絶縁領域の一部
に隣接して形成された上記ドープされた部分
の一部に対向する第１のドープ領域を形成
し、 (c) 上記第１のドープ領域の一部によつて上記
絶縁領域の隣接部分から分離され外方に拡が
る側壁をもつ沈降部を上記ドープ領域中に形
成し、 (d) 上記沈降部の底部下の半導体基板内に第２
のドープ領域を形成し、この第２のドープ領
域は上記第１のドープ領域と同じ導電形式の
ドーパントでなり、かつ上記第１のドープ領
域より少ないドーピング濃度で形成され、 (e) 上記第２のドープ領域に対して電気的コン
タクトを設ける 工程を有する半導体装置の製造方法。
得、 (b) 上記半導体基板内に、上記絶縁領域の一部
に隣接して形成された上記ドープされた部分
の一部に対向する第１のドープ領域を形成
し、 (c) 上記第１のドープ領域の一部によつて上記
絶縁領域の隣接部分から分離され外方に拡が
る側壁をもつ沈降部を上記ドープ領域中に形
成し、 (d) 上記沈降部の底部下の半導体基板内に第２
のドープ領域を形成し、この第２のドープ領
域は上記第１のドープ領域と同じ導電形式の
ドーパントでなり、かつ上記第１のドープ領
域より少ないドーピング濃度で形成され、 (e) 上記第２のドープ領域に対して電気的コン
タクトを設ける 工程を有する半導体装置の製造方法。
(12) 上記第１のドープ領域に対して電気的コン
タクトを設ける工程を含んでいる態様（11）に
記載の半導体装置の製造方法。
タクトを設ける工程を含んでいる態様（11）に
記載の半導体装置の製造方法。
(13) 上記半導体基板に対する電気的コンタクト
を設ける工程を含んでいる態様（11）に記載の
半導体装置の製造方法。
を設ける工程を含んでいる態様（11）に記載の
半導体装置の製造方法。
(14)(a) 基板上にドープされたエピタキシヤル層
を形成し、 (b) 上記エピタキシヤル層の一部に絶縁領域を
形成し、 (c) 上記エピタキシヤル層内に、上記絶縁領域
に隣接する部分を有し上記エピタキシヤル層
の導電形式と逆の導電形式をもつ第１のドー
プ領域を上記エピタキシヤル層内に形成し、 (d) 上記ドープ領域内に、上記第１のドープ領
域の部分によつて上記絶縁領域の部分から分
離された側壁を有する沈降部を形成し、 (e) 上記沈降部の底部下の上記エピタキシヤル
層内に上記第１のドープ領域と同じ導電形式
の第２のドープ領域を形成し、 (f) 上記第２のドープ領域に接触している沈降
部の底部上にエミツタコンタクトを形成し、
上記第１のドープ領域と接触するベース電極
を形成し、上記エピタキシヤル層に接触する
コレクタコンタクトを形成する 工程を有する半導体装置の製造方法。
を形成し、 (b) 上記エピタキシヤル層の一部に絶縁領域を
形成し、 (c) 上記エピタキシヤル層内に、上記絶縁領域
に隣接する部分を有し上記エピタキシヤル層
の導電形式と逆の導電形式をもつ第１のドー
プ領域を上記エピタキシヤル層内に形成し、 (d) 上記ドープ領域内に、上記第１のドープ領
域の部分によつて上記絶縁領域の部分から分
離された側壁を有する沈降部を形成し、 (e) 上記沈降部の底部下の上記エピタキシヤル
層内に上記第１のドープ領域と同じ導電形式
の第２のドープ領域を形成し、 (f) 上記第２のドープ領域に接触している沈降
部の底部上にエミツタコンタクトを形成し、
上記第１のドープ領域と接触するベース電極
を形成し、上記エピタキシヤル層に接触する
コレクタコンタクトを形成する 工程を有する半導体装置の製造方法。
(15)(a) 第１の導電形式を有する半導体と、
(b) 上記半導体の一部に形成された絶縁領域
と、 (c) 上記絶縁領域と隣接する部分を有し、上記
第１の導電形式と反対の導電形式を有するド
ープ領域と、 (d) 上記半導体内に形成され、上記ドープ領域
の部分によつて上記絶縁領域の部分から分離
された側壁を有する沈降部と を具える半導体装置。
と、 (c) 上記絶縁領域と隣接する部分を有し、上記
第１の導電形式と反対の導電形式を有するド
ープ領域と、 (d) 上記半導体内に形成され、上記ドープ領域
の部分によつて上記絶縁領域の部分から分離
された側壁を有する沈降部と を具える半導体装置。
(16)(a) ドープされた半導体基板と、
(b) 上記半導体基板の一部に形成された絶縁領
域と、 (c) 上記半導体基板内に形成され、当該半導体
基板の導電形式と逆の導電形式を有すると共
に、一部を上記絶縁領域に隣接するように配
設された第１のドープ領域と、 (d) 上記半導体基板の表面に形成され、上記第
１のドープ領域によつて上記絶縁領域から分
離された側壁を有する沈降部と、 (e) 上記沈降部の底部下に配設された上記半導
体基板内に形成され、上記第１のドープ領域
の導電形式と同じ導電形式を有すると共に、
上記第１のドープ領域のドーピング濃度より
少ないドーピング濃度を有する第２のドープ
領域と、 (f) 上記沈降部の底部上に設けられた電気的コ
ンタクトと を有する半導体装置。
域と、 (c) 上記半導体基板内に形成され、当該半導体
基板の導電形式と逆の導電形式を有すると共
に、一部を上記絶縁領域に隣接するように配
設された第１のドープ領域と、 (d) 上記半導体基板の表面に形成され、上記第
１のドープ領域によつて上記絶縁領域から分
離された側壁を有する沈降部と、 (e) 上記沈降部の底部下に配設された上記半導
体基板内に形成され、上記第１のドープ領域
の導電形式と同じ導電形式を有すると共に、
上記第１のドープ領域のドーピング濃度より
少ないドーピング濃度を有する第２のドープ
領域と、 (f) 上記沈降部の底部上に設けられた電気的コ
ンタクトと を有する半導体装置。
(17)(a) 基板上に配設されたドープされたエピタ
キシヤル層と、 (b) 上記エピタキシヤル層の一部に配設された
絶縁領域と、 (c) 上記エピタキシヤル層内に形成され、上記
ドープされたエピタキシヤル層の導電形式と
反対の導電形式をもつと共に、一部を上記絶
縁領域に隣接するように設けられた第１のド
ープ領域と、 (d) 上記エピタキシヤル層の表面に形成され、
上記ドープ領域を通過すると共に、上記第１
のドープ領域の部分によつて上記絶縁領域の
部分から分離された側壁を有する沈降部と、 (e) 上記第１のドープ領域と同じ導電形式をも
ち、かつ上記沈降部の底部下に配設された第
２のドープ領域と、 (f) 上記沈降部の底部、上記第１のドープ領域
及び上記エピタキシヤル層にそれぞれ接触す
るエミツタ、ベース及びコレクタと を有するトランジスタ装置。
キシヤル層と、 (b) 上記エピタキシヤル層の一部に配設された
絶縁領域と、 (c) 上記エピタキシヤル層内に形成され、上記
ドープされたエピタキシヤル層の導電形式と
反対の導電形式をもつと共に、一部を上記絶
縁領域に隣接するように設けられた第１のド
ープ領域と、 (d) 上記エピタキシヤル層の表面に形成され、
上記ドープ領域を通過すると共に、上記第１
のドープ領域の部分によつて上記絶縁領域の
部分から分離された側壁を有する沈降部と、 (e) 上記第１のドープ領域と同じ導電形式をも
ち、かつ上記沈降部の底部下に配設された第
２のドープ領域と、 (f) 上記沈降部の底部、上記第１のドープ領域
及び上記エピタキシヤル層にそれぞれ接触す
るエミツタ、ベース及びコレクタと を有するトランジスタ装置。
(18) 上記第２のドープ領域のドーピング濃度を
上記第１のドープ領域のドーピング濃度より少
なくしている態様（17）に記載のトランジスタ
装置。
上記第１のドープ領域のドーピング濃度より少
なくしている態様（17）に記載のトランジスタ
装置。
第１図ないし第３図、第４図ないし第１１図、
第１２図、第１３図、第１４図、及び第１６図な
いし第１９図は本発明に依る半導体装置の製造方
法の一例における各ステツプでのバイポーラトラ
ンジスタの一部を示す断面図、第１５図は本発明
に依る製造方法の１つのステツプにおけるバイポ
ーラトランジスタの平面図（上記第１４図はその
１４−１４線上に沿つてとつた断面図）、第３Ａ
図は本発明に依る製造方法の１つのステツプにお
けるバイポーラトランジスタの平面図（上記第３
図はその３−３線上に沿つてとつた断面図）、第
１１Ａ図及び第１１Ｂ図はそれぞれ本発明に依る
製造方法の１つのステツプにおけるバイポーラト
ランジスタの平面図及び斜視図（第１１図は第１
１Ａ図の１１−１１線上に沿つてとつた断面図）、
第１２Ａ図及び第１２Ｂ図はそれぞれ本発明に依
る製造方法の１つのステツプにおけるバイポーラ
トランジスタの平面図及び斜視図（第１２図は第
１２Ａ図の１２−１２線上に沿つてとつた断面
図）である。 １０……基板、１２……コレクタ領域、１４…
…エピタキシヤル層、１６……複合層、１８……
シリコン酸化層、２０……窒化シリコン層、２２
……シリコン酸化層、２４……ホトレジスト層、
２６……絶縁窓、２８……絶縁グローブ、３０…
…シリコン層、３１……硼素領域、３８……シリ
コン酸化層、４２……ホトレジスト層、４３……
不活性ベース領域、４４……窓、５０……ホトレ
ジスト層、５２……窒化シリコン層、５６……沈
降部、５８……ドープ領域、６２……ホトレジス
ト層、６６……多結晶シリコン層、６８……エミ
ツタコンタクト、７０……コレクタコンタクト、
７２……ホトレジスト層、７４……PtSi領域、８
０……エミツタ、８２……ベース、８４……コレ
クタ。
第１２図、第１３図、第１４図、及び第１６図な
いし第１９図は本発明に依る半導体装置の製造方
法の一例における各ステツプでのバイポーラトラ
ンジスタの一部を示す断面図、第１５図は本発明
に依る製造方法の１つのステツプにおけるバイポ
ーラトランジスタの平面図（上記第１４図はその
１４−１４線上に沿つてとつた断面図）、第３Ａ
図は本発明に依る製造方法の１つのステツプにお
けるバイポーラトランジスタの平面図（上記第３
図はその３−３線上に沿つてとつた断面図）、第
１１Ａ図及び第１１Ｂ図はそれぞれ本発明に依る
製造方法の１つのステツプにおけるバイポーラト
ランジスタの平面図及び斜視図（第１１図は第１
１Ａ図の１１−１１線上に沿つてとつた断面図）、
第１２Ａ図及び第１２Ｂ図はそれぞれ本発明に依
る製造方法の１つのステツプにおけるバイポーラ
トランジスタの平面図及び斜視図（第１２図は第
１２Ａ図の１２−１２線上に沿つてとつた断面
図）である。 １０……基板、１２……コレクタ領域、１４…
…エピタキシヤル層、１６……複合層、１８……
シリコン酸化層、２０……窒化シリコン層、２２
……シリコン酸化層、２４……ホトレジスト層、
２６……絶縁窓、２８……絶縁グローブ、３０…
…シリコン層、３１……硼素領域、３８……シリ
コン酸化層、４２……ホトレジスト層、４３……
不活性ベース領域、４４……窓、５０……ホトレ
ジスト層、５２……窒化シリコン層、５６……沈
降部、５８……ドープ領域、６２……ホトレジス
ト層、６６……多結晶シリコン層、６８……エミ
ツタコンタクト、７０……コレクタコンタクト、
７２……ホトレジスト層、７４……PtSi領域、８
０……エミツタ、８２……ベース、８４……コレ
クタ。
Claims (1)
- 【特許請求の範囲】 １ (a) 一部に絶縁領域３０を有する半導体層１
４と、 (b) 前記半導体層内にあつて前記絶縁領域に隣接
する部分５８を有するドープ領域４３と、 (c) 前記半導体層の表面に形成される沈降部５６
であつて、前記絶縁領域から離れる方向に傾斜
した側壁を有し、その側壁の第１部分が前記絶
縁領域と隣接し、前記側壁の第２部分が前記ド
ープ領域の一部５８によつて前記絶縁領域から
分離される、沈降部と、 から構成される半導体構造。 ２ (a) 半導体層の一部に絶縁材料を含む絶縁領
域を形成し、 (b) 前記絶縁領域に隣接して前記半導体層内にド
ープ領域を形成し、 (c) 前記ドープ領域の表面部分及び前記絶縁領域
の隣接する表面部分にエツチヤントを接触さ
せ、 (d) 前記ドープ領域を選択的にエツチングして前
記ドープ領域部によつて絶縁領域から分離され
た壁部を有する沈降部を形成する、 ステツプから構成される半導体構造の形成方法。 ３ 前記エツチヤントが異方性エツチヤントであ
る特許請求の範囲第２項記載の形成方法。 ４ 前記エツチング・ステツプが、前記沈降部の
底面が前記ドープ領域の底面より下になつたとき
当該エツチングを停止させるステツプを含む特許
請求の範囲第２項記載の形成方法。 ５ 前記エツチングされた沈降部の底面部分より
も下に配設された半導体層の部分に粒子を供給す
るステツプを含む特許請求の範囲第４項記載の形
成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/042,686 US4289550A (en) | 1979-05-25 | 1979-05-25 | Method of forming closely spaced device regions utilizing selective etching and diffusion |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55157258A JPS55157258A (en) | 1980-12-06 |
| JPH0243336B2 true JPH0243336B2 (ja) | 1990-09-28 |
Family
ID=21923236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6999880A Granted JPS55157258A (en) | 1979-05-25 | 1980-05-26 | Semiconductor device and method of fabricating same |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4289550A (ja) |
| JP (1) | JPS55157258A (ja) |
| CA (1) | CA1144659A (ja) |
| DE (1) | DE3020140A1 (ja) |
| FR (1) | FR2457565B1 (ja) |
| GB (1) | GB2050056B (ja) |
| IT (1) | IT1128530B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827341A (ja) * | 1981-08-11 | 1983-02-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4372033A (en) * | 1981-09-08 | 1983-02-08 | Ncr Corporation | Method of making coplanar MOS IC structures |
| US4435898A (en) | 1982-03-22 | 1984-03-13 | International Business Machines Corporation | Method for making a base etched transistor integrated circuit |
| JPS58197877A (ja) * | 1982-05-14 | 1983-11-17 | Nec Corp | 半導体集積回路装置の製造方法 |
| GB8507624D0 (en) * | 1985-03-23 | 1985-05-01 | Standard Telephones Cables Ltd | Semiconductor devices |
| US4933295A (en) * | 1987-05-08 | 1990-06-12 | Raytheon Company | Method of forming a bipolar transistor having closely spaced device regions |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3083441A (en) * | 1959-04-13 | 1963-04-02 | Texas Instruments Inc | Method for fabricating transistors |
| NL170348C (nl) * | 1970-07-10 | 1982-10-18 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een tegen dotering en tegen thermische oxydatie maskerend masker wordt aangebracht, de door de vensters in het masker vrijgelaten delen van het oppervlak worden onderworpen aan een etsbehandeling voor het vormen van verdiepingen en het halfgeleiderlichaam met het masker wordt onderworpen aan een thermische oxydatiebehandeling voor het vormen van een oxydepatroon dat de verdiepingen althans ten dele opvult. |
| US3648125A (en) * | 1971-02-02 | 1972-03-07 | Fairchild Camera Instr Co | Method of fabricating integrated circuits with oxidized isolation and the resulting structure |
| NL173110C (nl) * | 1971-03-17 | 1983-12-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een uit ten minste twee deellagen van verschillend materiaal samengestelde maskeringslaag wordt aangebracht. |
| NL170901C (nl) * | 1971-04-03 | 1983-01-03 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| US4026736A (en) * | 1974-01-03 | 1977-05-31 | Motorola, Inc. | Integrated semiconductor structure with combined dielectric and PN junction isolation including fabrication method therefor |
| JPS5138983A (ja) * | 1974-09-30 | 1976-03-31 | Hitachi Ltd | |
| JPS51128268A (en) * | 1975-04-30 | 1976-11-09 | Sony Corp | Semiconductor unit |
| DE2605641C3 (de) * | 1976-02-12 | 1979-12-20 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Hochfrequenztransistor und Verfahren zu seiner Herstellung |
| US4066473A (en) * | 1976-07-15 | 1978-01-03 | Fairchild Camera And Instrument Corporation | Method of fabricating high-gain transistors |
| US4115797A (en) * | 1976-10-04 | 1978-09-19 | Fairchild Camera And Instrument Corporation | Integrated injection logic with heavily doped injector base self-aligned with injector emitter and collector |
| CA1090006A (en) * | 1976-12-27 | 1980-11-18 | Wolfgang M. Feist | Semiconductor structures and methods for manufacturing such structures |
| US4168999A (en) * | 1978-12-26 | 1979-09-25 | Fairchild Camera And Instrument Corporation | Method for forming oxide isolated integrated injection logic semiconductor structures having minimal encroachment utilizing special masking techniques |
-
1979
- 1979-05-25 US US06/042,686 patent/US4289550A/en not_active Expired - Lifetime
-
1980
- 1980-04-14 CA CA000349821A patent/CA1144659A/en not_active Expired
- 1980-04-23 IT IT48498/80A patent/IT1128530B/it active
- 1980-05-07 GB GB8015124A patent/GB2050056B/en not_active Expired
- 1980-05-26 JP JP6999880A patent/JPS55157258A/ja active Granted
- 1980-05-27 DE DE19803020140 patent/DE3020140A1/de not_active Withdrawn
- 1980-05-27 FR FR8011687A patent/FR2457565B1/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4289550A (en) | 1981-09-15 |
| IT1128530B (it) | 1986-05-28 |
| GB2050056A (en) | 1980-12-31 |
| CA1144659A (en) | 1983-04-12 |
| IT8048498A0 (it) | 1980-04-23 |
| DE3020140A1 (de) | 1980-12-04 |
| FR2457565A1 (fr) | 1980-12-19 |
| FR2457565B1 (fr) | 1985-11-15 |
| GB2050056B (en) | 1984-02-01 |
| JPS55157258A (en) | 1980-12-06 |
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