JPH0793560B2 - ラツチング機能を有する無接点リレ− - Google Patents
ラツチング機能を有する無接点リレ−Info
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- JPH0793560B2 JPH0793560B2 JP61094216A JP9421686A JPH0793560B2 JP H0793560 B2 JPH0793560 B2 JP H0793560B2 JP 61094216 A JP61094216 A JP 61094216A JP 9421686 A JP9421686 A JP 9421686A JP H0793560 B2 JPH0793560 B2 JP H0793560B2
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Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は、光結合によるアイソレーションを用いたラッ
チング機能を有する無接点リレーに関するものである。
チング機能を有する無接点リレーに関するものである。
（背景技術） 従来、この種の無接点リレーとしては、SCRやトライア
ックのようなラッチング機能を有するスイッチング素子
のPN接合部に直接的に光信号を照射して、この光信号を
トリガ信号としてスイッチング素子を導通状態とし、そ
のまま導通状態に保持するようにした素子が提案されて
いるが、この従来例にあっては、スイッチング素子がオ
フ状態であるときの漏れ電流が大きく、具体的には、数
mA〜数μＡのオーダーの漏れ電流が生じていた。
ックのようなラッチング機能を有するスイッチング素子
のPN接合部に直接的に光信号を照射して、この光信号を
トリガ信号としてスイッチング素子を導通状態とし、そ
のまま導通状態に保持するようにした素子が提案されて
いるが、この従来例にあっては、スイッチング素子がオ
フ状態であるときの漏れ電流が大きく、具体的には、数
mA〜数μＡのオーダーの漏れ電流が生じていた。
また、特開昭57−25164号公報には、逆阻止三端子サイ
リスタ（SCR）のゲート端子とカソード端子間に光起電
力素子を接続し、この光起電力素子の光起電力によりSC
Rのゲート・トリガを行う点弧回路装置が開示されてい
るが、この従来例では、バイポーラ型のサイリスタのゲ
ート端子とカソード端子の間に光起電力素子を接続して
いるので、光が照射されていない場合に、光起電力素子
の漏れ電流がサイリスタの内部のバイポーラトランジス
タにより増幅されるため、サイリスタのアノード・カソ
ード間に比較的大きな漏れ電流が流れるという欠点があ
った。
リスタ（SCR）のゲート端子とカソード端子間に光起電
力素子を接続し、この光起電力素子の光起電力によりSC
Rのゲート・トリガを行う点弧回路装置が開示されてい
るが、この従来例では、バイポーラ型のサイリスタのゲ
ート端子とカソード端子の間に光起電力素子を接続して
いるので、光が照射されていない場合に、光起電力素子
の漏れ電流がサイリスタの内部のバイポーラトランジス
タにより増幅されるため、サイリスタのアノード・カソ
ード間に比較的大きな漏れ電流が流れるという欠点があ
った。
（発明の目的） 本発明は上述のような点に鑑みてなされたものであり、
その目的とするところは、オフ状態における漏れ電流の
少なさと、ターンオン後の正帰還作用による保持機能と
の両方を有する絶縁ゲート形の自己保持形スイッチング
素子を用いて、漏れ電流の少ないラッチング機能を有す
る無接点リレーを提供するにある。
その目的とするところは、オフ状態における漏れ電流の
少なさと、ターンオン後の正帰還作用による保持機能と
の両方を有する絶縁ゲート形の自己保持形スイッチング
素子を用いて、漏れ電流の少ないラッチング機能を有す
る無接点リレーを提供するにある。
（発明の開示） 本発明に係るラッチング機能を有する無接点リレーを図
示実施例について説明すると、第１図（ａ）に示される
ように、入力信号に応答して光信号を発生する発光素子
（発光ダイオードＬ）と、発光素子からの光信号を受光
して起電圧を生じる光起電力素子（フォトダイオードア
レイD1）と、光起電力素子の起電圧を絶縁ゲート端子
（ゲートＧ）と一方の通電端子（ソースＳ）との間に印
加され、該電圧の印加により一対の通電端子（ドレイン
Ｄ−ソースＳ）間が導通し、該導通状態が保持されるラ
ッチング機能を有する絶縁ゲート形のスイッチング素子
Ｑとを備えるものである。
示実施例について説明すると、第１図（ａ）に示される
ように、入力信号に応答して光信号を発生する発光素子
（発光ダイオードＬ）と、発光素子からの光信号を受光
して起電圧を生じる光起電力素子（フォトダイオードア
レイD1）と、光起電力素子の起電圧を絶縁ゲート端子
（ゲートＧ）と一方の通電端子（ソースＳ）との間に印
加され、該電圧の印加により一対の通電端子（ドレイン
Ｄ−ソースＳ）間が導通し、該導通状態が保持されるラ
ッチング機能を有する絶縁ゲート形のスイッチング素子
Ｑとを備えるものである。
本発明にあっては、このように、絶縁ゲート端子と一方
の通電端子との間の電圧印加により一対の通電端子間が
導通し、該導通状態が保持されるラッチング機能を有す
る絶縁ゲート形のスイッチング素子を出力素子として用
いたので、スイッチング素子のオフ時における漏れ電流
が少なくなり、具体的には、この漏れ電流を数nA〜数pA
のオーダーにすることが可能である。また、ゲート端子
への電圧印加によりスイッチング素子がターンオンされ
ると、該導通状態が保持されるようになっているので、
ラッチング機能を有するリレーを提供することができる
ものである。
の通電端子との間の電圧印加により一対の通電端子間が
導通し、該導通状態が保持されるラッチング機能を有す
る絶縁ゲート形のスイッチング素子を出力素子として用
いたので、スイッチング素子のオフ時における漏れ電流
が少なくなり、具体的には、この漏れ電流を数nA〜数pA
のオーダーにすることが可能である。また、ゲート端子
への電圧印加によりスイッチング素子がターンオンされ
ると、該導通状態が保持されるようになっているので、
ラッチング機能を有するリレーを提供することができる
ものである。
以下、本発明の好ましい実施例を添付図面と共に説明す
る。第１図（ａ）は本発明の一実施例の回路図である。
入力端子I1,I2には、発光ダイオードＬが接続されてい
る。発光ダイオードＬからの光信号はフォトダイオード
アレイD1に照射される。フォトダイオードアレイD1は、
発光ダイオードＬからの光信号を受けて、起電力を発生
する。フォトダイオードアレイD1の両端には電荷放電用
の抵抗Ｒが接続されている。このフォトダイオードアレ
イD1は、スイッチング素子Ｑのゲートを駆動するのに十
分な電圧を得るために、複数個のフォトダイオードを直
列接続して構成されており、具体的には誘電体分離基板
等を用いて構成されるものである。
る。第１図（ａ）は本発明の一実施例の回路図である。
入力端子I1,I2には、発光ダイオードＬが接続されてい
る。発光ダイオードＬからの光信号はフォトダイオード
アレイD1に照射される。フォトダイオードアレイD1は、
発光ダイオードＬからの光信号を受けて、起電力を発生
する。フォトダイオードアレイD1の両端には電荷放電用
の抵抗Ｒが接続されている。このフォトダイオードアレ
イD1は、スイッチング素子Ｑのゲートを駆動するのに十
分な電圧を得るために、複数個のフォトダイオードを直
列接続して構成されており、具体的には誘電体分離基板
等を用いて構成されるものである。
フォトダイオードアレイD1に発生した起電力は、ラッチ
ング機能を有する絶縁ゲート形のスイッチング素子Ｑの
ゲート・ソース間に印加されている。第４図は、ラッチ
ング機能を有する絶縁ゲート形のスイッチング素子Ｑの
具体的な構造例を示すものであり、同図（ａ）はチップ
表面に横方向にチャネルが形成されるタイプを示し、同
図（ｂ）は縦方向にチャネルが形成されるタイプを示
す。上記各図において、１はソース電極、３はゲート電
極、４はドレイン電極であり、スイッチング素子のオー
スＳ、ゲートＧ及びドレインＤに夫々対応している。各
電極1,3,4はアルミ被膜を蒸着して形成されている。２
はゲート絶縁用の酸化膜であり、酸化シリコン（SiO2）
にて形成されている。このスイッチング素子Ｑは、等価
的には第２図（ａ）に図示されたように、寄生のPNPト
ランジスタ及びNPNトランジスタを正帰還が行なわれる
ように接続し、これに絶縁ゲートを付加した構造となっ
ている。
ング機能を有する絶縁ゲート形のスイッチング素子Ｑの
ゲート・ソース間に印加されている。第４図は、ラッチ
ング機能を有する絶縁ゲート形のスイッチング素子Ｑの
具体的な構造例を示すものであり、同図（ａ）はチップ
表面に横方向にチャネルが形成されるタイプを示し、同
図（ｂ）は縦方向にチャネルが形成されるタイプを示
す。上記各図において、１はソース電極、３はゲート電
極、４はドレイン電極であり、スイッチング素子のオー
スＳ、ゲートＧ及びドレインＤに夫々対応している。各
電極1,3,4はアルミ被膜を蒸着して形成されている。２
はゲート絶縁用の酸化膜であり、酸化シリコン（SiO2）
にて形成されている。このスイッチング素子Ｑは、等価
的には第２図（ａ）に図示されたように、寄生のPNPト
ランジスタ及びNPNトランジスタを正帰還が行なわれる
ように接続し、これに絶縁ゲートを付加した構造となっ
ている。
入力端子I1,I2間への入力信号により、発光ダイオード
Ｌが発光し、フォトダイオードアレイD1に起電力が発生
すると、第２図（ｂ）に示すように、絶縁ゲートを有す
る部分で反転層が出来て、NPNトランジスタのコレクタ
・ベース間及びベース・エミッタ間の接合がなくなり、
PNPトランジスタのエミッタ・ベース間電流が流れ、コ
レクタ・エミッタ間電流も流れて、スイッチング素子Ｑ
がオン状態となる。これによって、出力端子O1,O2間が
導通する。
Ｌが発光し、フォトダイオードアレイD1に起電力が発生
すると、第２図（ｂ）に示すように、絶縁ゲートを有す
る部分で反転層が出来て、NPNトランジスタのコレクタ
・ベース間及びベース・エミッタ間の接合がなくなり、
PNPトランジスタのエミッタ・ベース間電流が流れ、コ
レクタ・エミッタ間電流も流れて、スイッチング素子Ｑ
がオン状態となる。これによって、出力端子O1,O2間が
導通する。
この後、入力信号がなくなり、ゲートに蓄積された電荷
が抵抗Ｒにより放電されて、ゲート電圧が印加されなく
なっても、第２図（ｃ）の保持状態の図に示されるよう
に、リレー接点出力端子間に電流を流していれば、PNP
トランジスタとNPNトランジスタのコレクタとベースと
が互いに接続された構造となっているので、PNPトラン
ジスタのコレクタ電流がNPNトランジスタのベース電流
として作用し、また、NPNトランジスタのコレクタ電流
がPNPトランジスタのベース電流として作用する正のフ
ィードバック回路となるために、スイッチング素子Ｑは
その通電端子間に電流を流し続ける。
が抵抗Ｒにより放電されて、ゲート電圧が印加されなく
なっても、第２図（ｃ）の保持状態の図に示されるよう
に、リレー接点出力端子間に電流を流していれば、PNP
トランジスタとNPNトランジスタのコレクタとベースと
が互いに接続された構造となっているので、PNPトラン
ジスタのコレクタ電流がNPNトランジスタのベース電流
として作用し、また、NPNトランジスタのコレクタ電流
がPNPトランジスタのベース電流として作用する正のフ
ィードバック回路となるために、スイッチング素子Ｑは
その通電端子間に電流を流し続ける。
ところで、NPNトランジスタとPNPトランジスタのそれぞ
れのトランジスタの電流増幅率をhFE1,hFE2とすると、
第３図に示されるフィードバック回路の電流利得Ｇは、
Ｇ＝hFE1・hFE2となる。また、第３図のように、IC01,I
C02をそれぞれNPNトランジスタとPNPトランジスタのコ
レクタ・ベース間の漏れ電流とすると、NPNトランジス
タのコレクタ電流Ic1は、 Ic1＝hFE1（Ic2−Ic01）＋Ic01 となる。同様にPNPトランジスタのコレクタ電流Ic2は、 Ic2＝hFE2（Ic1−Ic02）＋Ic02 となる。したがって、全電流は、 となる。以上の動作をできるだけ低いリレー出力電流で
起きるようにするためには、第４図の構造例に示される
ように、Ａ点における不純物濃度を下げて、第２図に示
されるような抵抗成分ｒをできるだけ大きくしなればな
らない。それは、一般的にパワーMOSFETの製造プロセス
において行なわれている２重拡散法を応用することによ
り、希望する抵抗値に制御することが可能である。
れのトランジスタの電流増幅率をhFE1,hFE2とすると、
第３図に示されるフィードバック回路の電流利得Ｇは、
Ｇ＝hFE1・hFE2となる。また、第３図のように、IC01,I
C02をそれぞれNPNトランジスタとPNPトランジスタのコ
レクタ・ベース間の漏れ電流とすると、NPNトランジス
タのコレクタ電流Ic1は、 Ic1＝hFE1（Ic2−Ic01）＋Ic01 となる。同様にPNPトランジスタのコレクタ電流Ic2は、 Ic2＝hFE2（Ic1−Ic02）＋Ic02 となる。したがって、全電流は、 となる。以上の動作をできるだけ低いリレー出力電流で
起きるようにするためには、第４図の構造例に示される
ように、Ａ点における不純物濃度を下げて、第２図に示
されるような抵抗成分ｒをできるだけ大きくしなればな
らない。それは、一般的にパワーMOSFETの製造プロセス
において行なわれている２重拡散法を応用することによ
り、希望する抵抗値に制御することが可能である。
なお、第１図（ｂ）の回路例に示されるように、２個の
スイッチング素子Q1,Q2を逆直列接続して双方向性の通
電を可能としても良く、また、第１図（ｃ）の回路例に
示されるように、スイッチング素子Ｑのゲート・ソース
間に急速放電回路を付加してスイッチング速度を高める
ようにしても構わない。この急速放電回路は、フォトダ
イオードアレイD1の両端にドレイン・ソース間を接続さ
れた接合形のデプリケーション形の電界効果トランジス
タＪと、この電界効果トランジスタＪのゲート・ソース
間に接続された第２のフォトダイオードアレイD2と、フ
ォトダイオードアレイD2と並列的に接続された抵抗器Ｒ
とを含み、第２のフォトダイオードアレイD2は、発光ダ
イオードＬからの光を受光し、光信号の有・無に応じ
て、電界効果トランジスタＪのドレイン・ソース間イン
ピーダンスを高・低に切り替えるようになっている。
スイッチング素子Q1,Q2を逆直列接続して双方向性の通
電を可能としても良く、また、第１図（ｃ）の回路例に
示されるように、スイッチング素子Ｑのゲート・ソース
間に急速放電回路を付加してスイッチング速度を高める
ようにしても構わない。この急速放電回路は、フォトダ
イオードアレイD1の両端にドレイン・ソース間を接続さ
れた接合形のデプリケーション形の電界効果トランジス
タＪと、この電界効果トランジスタＪのゲート・ソース
間に接続された第２のフォトダイオードアレイD2と、フ
ォトダイオードアレイD2と並列的に接続された抵抗器Ｒ
とを含み、第２のフォトダイオードアレイD2は、発光ダ
イオードＬからの光を受光し、光信号の有・無に応じ
て、電界効果トランジスタＪのドレイン・ソース間イン
ピーダンスを高・低に切り替えるようになっている。
（発明の効果） 本発明にあっては、上述のように、絶縁ゲート端子と一
方の通電端子との間の電圧印加により一対の通電端子間
が導通し、該導通状態が保持されるラッチング機能を有
する絶縁ゲート形のスイッチング素子を出力素子として
用いたので、スイッチング素子のオフ時における漏れ電
流が少なくなり、また、ゲート端子への電圧印加により
スイッチング素子がターンオンされると、該導通状態が
保持されるようになっているので、ラッチング機能を有
するリレーとすることができ、したがって、開路時の漏
れ電流の少ないラッチング機能を有する小形の無接点リ
レーを提供することができるという効果がある。
方の通電端子との間の電圧印加により一対の通電端子間
が導通し、該導通状態が保持されるラッチング機能を有
する絶縁ゲート形のスイッチング素子を出力素子として
用いたので、スイッチング素子のオフ時における漏れ電
流が少なくなり、また、ゲート端子への電圧印加により
スイッチング素子がターンオンされると、該導通状態が
保持されるようになっているので、ラッチング機能を有
するリレーとすることができ、したがって、開路時の漏
れ電流の少ないラッチング機能を有する小形の無接点リ
レーを提供することができるという効果がある。
第１図（ａ）は本発明の一実施例の回路図、同図（ｂ）
は本発明の他の実施例の回路図、同図（ｃ）は本発明の
さらに他の実施例の回路図、第２図（ａ）乃至（ｃ）は
第１図（ａ）の実施例に用いるスイッチング素子の動作
説明図、第３図は同上のスイッチング素子の導通時にお
ける等価回路図、第４図（ａ）は同上のスイッチング素
子の構造の一例を示す概略断面図、同図（ｂ）は同上の
スイッチング素子の構造の他の例を示す概略断面図であ
る。 Ｌは発光ダイオード、D1はフォトダイオードアレイ、Ｇ
はゲート、Ｓはソース、Ｄはドレイン、Ｑはスイッチン
グ素子である。
は本発明の他の実施例の回路図、同図（ｃ）は本発明の
さらに他の実施例の回路図、第２図（ａ）乃至（ｃ）は
第１図（ａ）の実施例に用いるスイッチング素子の動作
説明図、第３図は同上のスイッチング素子の導通時にお
ける等価回路図、第４図（ａ）は同上のスイッチング素
子の構造の一例を示す概略断面図、同図（ｂ）は同上の
スイッチング素子の構造の他の例を示す概略断面図であ
る。 Ｌは発光ダイオード、D1はフォトダイオードアレイ、Ｇ
はゲート、Ｓはソース、Ｄはドレイン、Ｑはスイッチン
グ素子である。
Claims (2)
- 【請求項１】入力信号に応答して光信号を発生する発光
素子と、発光素子からの光信号を受光して起電圧を生じ
る光起電力素子と、光起電力素子の起電圧を絶縁ゲート
端子と一方の通電端子との間に印加され、該電圧の印加
により一対の通電端子間が導通し、該導通状態が保持さ
れるラッチング機能を有する絶縁ゲート形のスイッチン
グ素子とを備えて成ることを特徴とするラッチング機能
を有する無接点リレー。 - 【請求項２】ラッチング機能を有する絶縁ゲート形のス
イッチング素子は、素子に寄生するPNPトランジスタとN
PNトランジスタとを含み、絶縁ゲート端子への電圧印加
による素子のターンオン後は、PNPトランジスタのコレ
クタ電流がNPNトランジスタのベース電流を供給し、NPN
トランジスタのコレクタ電流がPNPトランジスタのベー
ス電流を供給する正帰還回路が通電端子間にて構成され
るように、前記PNPトランジスタのコレクタ・ベース
が、前記NPNトランジスタのベース・コレクタとそれぞ
れ共用されていることを特徴とする特許請求の範囲第１
項記載のラッチング機能を有する無接点リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61094216A JPH0793560B2 (ja) | 1986-04-23 | 1986-04-23 | ラツチング機能を有する無接点リレ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61094216A JPH0793560B2 (ja) | 1986-04-23 | 1986-04-23 | ラツチング機能を有する無接点リレ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62250718A JPS62250718A (ja) | 1987-10-31 |
| JPH0793560B2 true JPH0793560B2 (ja) | 1995-10-09 |
Family
ID=14104119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61094216A Expired - Lifetime JPH0793560B2 (ja) | 1986-04-23 | 1986-04-23 | ラツチング機能を有する無接点リレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793560B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012169401A1 (ja) * | 2011-06-06 | 2012-12-13 | オプテックス株式会社 | 直流絶縁型の半導体リレー装置 |
| JP2013232885A (ja) | 2012-04-06 | 2013-11-14 | Semiconductor Energy Lab Co Ltd | 半導体リレー |
| CN109581912B (zh) * | 2018-11-20 | 2024-02-27 | 南京华士电子科技有限公司 | 冗余无触点逻辑控制单元的控制方法 |
| CN112305407B (zh) * | 2020-10-21 | 2024-06-11 | 上海华力集成电路制造有限公司 | 定位测试结构失效位置和原因的方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5725164A (en) * | 1980-07-22 | 1982-02-09 | Nec Corp | Firing circuit device |
| JPS5961962A (ja) * | 1982-09-30 | 1984-04-09 | Matsushita Electric Works Ltd | 絶縁ゲ−ト型サイリスタ |
-
1986
- 1986-04-23 JP JP61094216A patent/JPH0793560B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62250718A (ja) | 1987-10-31 |
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