JPH0794521A - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
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- JPH0794521A JPH0794521A JP5233932A JP23393293A JPH0794521A JP H0794521 A JPH0794521 A JP H0794521A JP 5233932 A JP5233932 A JP 5233932A JP 23393293 A JP23393293 A JP 23393293A JP H0794521 A JPH0794521 A JP H0794521A
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Abstract
(57)【要約】
【目的】従来よりも高速動作のバイポーラトランジスタ
を提供すること。 【構成】ｐ型シリコン基板１の表面に形成されたｎ型エ
ミッタ拡散層３と、このｎ型エミッタ拡散層３を囲むよ
うにｐ型シリコン基板１上に形成され、且つｎ型エミッ
タ拡散層３とコンタクトし、切れ目を有するエミッタ引
き出し電極４と、このエミッタ引き出し電極４で囲まれ
た領域内のｎ型エミッタ拡散層３上に自己整合的に形成
されたｐ型ベース層７と、このｐ型ベース層７上に自己
整合的に形成されたｎ型コレクタ層９とを備えている。
を提供すること。 【構成】ｐ型シリコン基板１の表面に形成されたｎ型エ
ミッタ拡散層３と、このｎ型エミッタ拡散層３を囲むよ
うにｐ型シリコン基板１上に形成され、且つｎ型エミッ
タ拡散層３とコンタクトし、切れ目を有するエミッタ引
き出し電極４と、このエミッタ引き出し電極４で囲まれ
た領域内のｎ型エミッタ拡散層３上に自己整合的に形成
されたｐ型ベース層７と、このｐ型ベース層７上に自己
整合的に形成されたｎ型コレクタ層９とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タに関する。
タに関する。
【０００２】
【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。ＬＳＩ単体の性能向上は、素子の高速化
により実現できる。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。ＬＳＩ単体の性能向上は、素子の高速化
により実現できる。
【０００３】図５は、従来の高速バイポーラトランジス
タの構造を示す素子断面図である。これを製造工程に従
い説明すると、まず、シリコン基板７０上にｎ+ 型埋め
込み層７１，ｎ- 型コレクタエピタキシャル層７２を形
成し、この後、コレクタエピタキシャル層７２を酸化物
絶縁膜７３で絶縁分離する。
タの構造を示す素子断面図である。これを製造工程に従
い説明すると、まず、シリコン基板７０上にｎ+ 型埋め
込み層７１，ｎ- 型コレクタエピタキシャル層７２を形
成し、この後、コレクタエピタキシャル層７２を酸化物
絶縁膜７３で絶縁分離する。
【０００４】次に不純物を含む多結晶シリコンからなる
ベース引き出し用電極７４を形成した後、ベース引き出
し用電極７４からの不純物拡散によって、ｐ型外部ベー
ス領域７５ｂを形成する。
ベース引き出し用電極７４を形成した後、ベース引き出
し用電極７４からの不純物拡散によって、ｐ型外部ベー
ス領域７５ｂを形成する。
【０００５】次にベース引き出し用電極７４の側壁と、
この側壁で囲まれた領域の基板表面を酸化して酸化膜
（不図示）を形成した後、この酸化膜を介して不純物イ
オンを注入して、ｐ型真性ベース領域７５ａを形成す
る。
この側壁で囲まれた領域の基板表面を酸化して酸化膜
（不図示）を形成した後、この酸化膜を介して不純物イ
オンを注入して、ｐ型真性ベース領域７５ａを形成す
る。
【０００６】次にベース引き出し用電極７４の側壁にサ
イドウォ−ルスペーサ７７を形成した後、このサイドウ
ォ−ルスペーサ７７で囲まれた領域の基板表面に形成さ
れている上記酸化膜を除去する。
イドウォ−ルスペーサ７７を形成した後、このサイドウ
ォ−ルスペーサ７７で囲まれた領域の基板表面に形成さ
れている上記酸化膜を除去する。
【０００７】次にｎ型不純物を含む多結晶シリコン層か
らなるエミッタ引き出し電極７９を形成した後、このエ
ミッタ引き出し電極７９からの不純物拡散により、ｎ型
エミッタ拡散層７８を形成する。これにより、ベース領
域とエミッタ領域とを自己整合的に形成でき、エミッタ
形成用のマスクが不要になる。したがって、マスク合わ
せの余裕分でけ素子寸法を小さくでき、ＬＳＩの集積度
および動作速度を向上できる。
らなるエミッタ引き出し電極７９を形成した後、このエ
ミッタ引き出し電極７９からの不純物拡散により、ｎ型
エミッタ拡散層７８を形成する。これにより、ベース領
域とエミッタ領域とを自己整合的に形成でき、エミッタ
形成用のマスクが不要になる。したがって、マスク合わ
せの余裕分でけ素子寸法を小さくでき、ＬＳＩの集積度
および動作速度を向上できる。
【０００８】最後に、エミッタ電極８０，ベース電極８
１，コレクタ電極８２を形成して、完成する。
１，コレクタ電極８２を形成して、完成する。
【０００９】ところで、この種のバイポーラトランジス
タにあっては、コレクタ領域（ｎ型真性ベース領域７５
ａの下部のｎ型コレクタエピタキシャル層７２は、ｎ-
型埋め込み層７１，コレクタエピタキシャル層７２を介
して、コレクタ電極８２に接続している。
タにあっては、コレクタ領域（ｎ型真性ベース領域７５
ａの下部のｎ型コレクタエピタキシャル層７２は、ｎ-
型埋め込み層７１，コレクタエピタキシャル層７２を介
して、コレクタ電極８２に接続している。
【００１０】すなわち、従来のバイポーラトランジスタ
には、素子動作に直接には寄与しないｎ- 型埋め込み層
７１の横方向部分８３（能動動作をしない単なる電流経
路）が存在している構造になっている。
には、素子動作に直接には寄与しないｎ- 型埋め込み層
７１の横方向部分８３（能動動作をしない単なる電流経
路）が存在している構造になっている。
【００１１】しかしながら、この横方向部分８３は構造
上なくすことができず、横方向部分８３の分だけ微細化
が困難であるため、従来構造のままでは、よりいっそう
の高速化は困難であった。
上なくすことができず、横方向部分８３の分だけ微細化
が困難であるため、従来構造のままでは、よりいっそう
の高速化は困難であった。
【００１２】
【発明が解決しようとする課題】上述の如く、従来のバ
イポーラトランジスタにあっては、素子動作に直接には
寄与しない埋め込み層の横方向部分を構造上なくすこと
ができず、よりいっそうの高速化が困難であるという問
題があった。
イポーラトランジスタにあっては、素子動作に直接には
寄与しない埋め込み層の横方向部分を構造上なくすこと
ができず、よりいっそうの高速化が困難であるという問
題があった。
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、素子構造を改良し、従
来よりも高速動作のバイポーラトランジスタを提供する
ことにある。
ので、その目的とするところは、素子構造を改良し、従
来よりも高速動作のバイポーラトランジスタを提供する
ことにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のバイポーラトランジスタは、半導体基板
の表面に形成されたエミッタ層と、このエミッタ層を囲
むように前記半導体基板上に形成され、且つ前記エミッ
タ層とコンタクトし、前記エミッタ層上で凹部を有する
エミッタ引き出し電極と、前記エミッタ引き出し電極の
凹部領域内の前記エミッタ層上に少なくとも一部が形成
されたベース層と、前記凹部領域内のベース層上に形成
されたコレクタ層とを備えたことを特徴とする。
めに、本発明のバイポーラトランジスタは、半導体基板
の表面に形成されたエミッタ層と、このエミッタ層を囲
むように前記半導体基板上に形成され、且つ前記エミッ
タ層とコンタクトし、前記エミッタ層上で凹部を有する
エミッタ引き出し電極と、前記エミッタ引き出し電極の
凹部領域内の前記エミッタ層上に少なくとも一部が形成
されたベース層と、前記凹部領域内のベース層上に形成
されたコレクタ層とを備えたことを特徴とする。
【００１５】
【作用】本発明によれば、コレクタ層は従来のように半
導体基板内に形成されているのではなく、半導体基板上
のベース層上に形成されているので、コレクタ電流の電
流経路となる埋め込み層が不要になり、埋め込み層を介
さずにコレクタ電流を取り出すことができる。このた
め、上記埋め込み層が不要になる分だけ従来より微細化
でき、高速化を図れる。
導体基板内に形成されているのではなく、半導体基板上
のベース層上に形成されているので、コレクタ電流の電
流経路となる埋め込み層が不要になり、埋め込み層を介
さずにコレクタ電流を取り出すことができる。このた
め、上記埋め込み層が不要になる分だけ従来より微細化
でき、高速化を図れる。
【００１６】更に、ベース層，コレクタ層は、自己整合
的に形成できるので、エミッタ・ベース接合面積，ベー
ス・コレクタ接合面積を小さくできる。したがって、エ
ミッタ・ベース間容量，ベース・コレクタ間容量の両方
を低減でき、これによっても高速化が図れる。
的に形成できるので、エミッタ・ベース接合面積，ベー
ス・コレクタ接合面積を小さくできる。したがって、エ
ミッタ・ベース間容量，ベース・コレクタ間容量の両方
を低減でき、これによっても高速化が図れる。
【００１７】ここで、ベース層は、例えば、エミッタ引
き出し電極で囲まれた領域のエミッタ層を下地にしたエ
ピタキシャル法により、自己整合的に形成できる。
き出し電極で囲まれた領域のエミッタ層を下地にしたエ
ピタキシャル法により、自己整合的に形成できる。
【００１８】また、コレクタ層は、例えば、ベース層を
形成した後、エミッタ引き出し電極で囲まれた領域内に
導電膜を埋め込むことにより、自己整合的に形成でき
る。
形成した後、エミッタ引き出し電極で囲まれた領域内に
導電膜を埋め込むことにより、自己整合的に形成でき
る。
【００１９】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００２０】図１，図２は、本発明の一実施例に係るｎ
ｐｎ型バイポーラトランジスタの製造方法を示す工程図
である。
ｐｎ型バイポーラトランジスタの製造方法を示す工程図
である。
【００２１】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１上に周知の拡散技術を用いて、ｎ型エミッタ
拡散層３となる高濃度のｎ+ 型拡散層を形成する。次い
でこのｎ+ 型拡散層を酸化物絶縁物２により絶縁分離
し、ｎ型エミッタ拡散層３を形成する。
コン基板１上に周知の拡散技術を用いて、ｎ型エミッタ
拡散層３となる高濃度のｎ+ 型拡散層を形成する。次い
でこのｎ+ 型拡散層を酸化物絶縁物２により絶縁分離
し、ｎ型エミッタ拡散層３を形成する。
【００２２】次に全面にエミッタ引き出し電極４となる
ｎ型の不純物を含む多結晶シリコン膜を堆積した後、こ
の多結晶シリコン膜上に酸化膜５を堆積する。次いで酸
化膜５，多結晶シリコン膜をフォトリソグラフィ技術を
用いて所定の形状にパターニングし、エミッタ引き出し
電極４を形成する。
ｎ型の不純物を含む多結晶シリコン膜を堆積した後、こ
の多結晶シリコン膜上に酸化膜５を堆積する。次いで酸
化膜５，多結晶シリコン膜をフォトリソグラフィ技術を
用いて所定の形状にパターニングし、エミッタ引き出し
電極４を形成する。
【００２３】エミッタ引き出し電極４は、図１（ａ）の
平面図に示すように、ｎ型エミッタ拡散層３を囲むよう
に形成されているが、エミッタ引き出し電極４は、切れ
目を有し、ｎ型エミッタ拡散層３は完全には囲まれてい
ない。
平面図に示すように、ｎ型エミッタ拡散層３を囲むよう
に形成されているが、エミッタ引き出し電極４は、切れ
目を有し、ｎ型エミッタ拡散層３は完全には囲まれてい
ない。
【００２４】次に図１（ｂ）に示すように、全面にサイ
ドウォ−ルスペーサ６となる窒化膜を堆積した後、この
窒化膜を異方性エッチングして、エミッタ引き出し電極
４の側壁に窒化膜を残置させ、サイドウォ−ルスペーサ
６を形成する。このサイドウォ−ルスペーサ６の横方向
の寸法によって、エミッタ・ベース接合面積，ベース・
コレクタ接合面積の大きさが決定される。
ドウォ−ルスペーサ６となる窒化膜を堆積した後、この
窒化膜を異方性エッチングして、エミッタ引き出し電極
４の側壁に窒化膜を残置させ、サイドウォ−ルスペーサ
６を形成する。このサイドウォ−ルスペーサ６の横方向
の寸法によって、エミッタ・ベース接合面積，ベース・
コレクタ接合面積の大きさが決定される。
【００２５】次にエピタキシャル成長を用いて、エミッ
タ引き出し電極４，サイドウォ−ルスペーサ６で囲まれ
た領域内のｎ型エミッタ拡散層３の露出面に、ｐ型シリ
コン結晶層からなるｐ型ベース層７を選択的に形成す
る。ここで、ｐ型シリコン結晶層を形成するには、例え
ば、エピタキシャル成長の際に、所定の圧力，温度，ガ
ス流量でジボラン（Ｂ2 Ｈ6 ）を混入させれば良い。
タ引き出し電極４，サイドウォ−ルスペーサ６で囲まれ
た領域内のｎ型エミッタ拡散層３の露出面に、ｐ型シリ
コン結晶層からなるｐ型ベース層７を選択的に形成す
る。ここで、ｐ型シリコン結晶層を形成するには、例え
ば、エピタキシャル成長の際に、所定の圧力，温度，ガ
ス流量でジボラン（Ｂ2 Ｈ6 ）を混入させれば良い。
【００２６】次に図２（ａ）に示すように、全面に層間
絶縁膜８を堆積し、ｐ型ベース層７の領域上にコンタク
トホールを開口した後、このコンタクトホール内にｎ型
コレクタ層９となる多結晶シリコン層を埋め込む。次い
でこの多結晶シリコン層に砒素またはリンのイオンを注
入した後、熱処理を施してｎ型コレクタ層９を形成す
る。
絶縁膜８を堆積し、ｐ型ベース層７の領域上にコンタク
トホールを開口した後、このコンタクトホール内にｎ型
コレクタ層９となる多結晶シリコン層を埋め込む。次い
でこの多結晶シリコン層に砒素またはリンのイオンを注
入した後、熱処理を施してｎ型コレクタ層９を形成す
る。
【００２７】ここで、砒素やリンがイオン注入された多
結晶シリコン層の代わりに、砒素やリンが既にドープさ
れた多結晶シリコン層を用いても良い。また、多結晶シ
リコンの代わりに、砒素やリンがドープされたエピタキ
シャルシリコン層を用いても良い。
結晶シリコン層の代わりに、砒素やリンが既にドープさ
れた多結晶シリコン層を用いても良い。また、多結晶シ
リコンの代わりに、砒素やリンがドープされたエピタキ
シャルシリコン層を用いても良い。
【００２８】最後に、図２（ｂ）に示すように、エミッ
タ引き出し電極４，ｐ型ベース層７，ｎ型コレクタ層９
の領域上の層間絶縁膜８をエッチングし、コンタクトホ
ールを開口した後、コレクタ電極１０，エミッタ電極１
１，ベース電極１２を形成して完成する。
タ引き出し電極４，ｐ型ベース層７，ｎ型コレクタ層９
の領域上の層間絶縁膜８をエッチングし、コンタクトホ
ールを開口した後、コレクタ電極１０，エミッタ電極１
１，ベース電極１２を形成して完成する。
【００２９】以上述べた製造方法によれば、図１（ｂ）
の工程で、ｐ型ベース層７が自己整合的に形成され、エ
ミッタ・ベース接合面積が小さくなるので、従来と同様
にエミッタ・ベース間容量を小さくできる。
の工程で、ｐ型ベース層７が自己整合的に形成され、エ
ミッタ・ベース接合面積が小さくなるので、従来と同様
にエミッタ・ベース間容量を小さくできる。
【００３０】更に、図２（ａ）の工程で、従来の場合と
は異なり、ｎ型コレクタ層が自己整合的に形成され、ベ
ース・コレクタ接合面積が小さくなるので、ベース・コ
レクタ間容量も小さくできる。
は異なり、ｎ型コレクタ層が自己整合的に形成され、ベ
ース・コレクタ接合面積が小さくなるので、ベース・コ
レクタ間容量も小さくできる。
【００３１】したがって、本実施例の製造方法によれ
ば、従来に比べて、ベース・コレクタ間容量を低減でき
るので、従来よりも高速のバイポーラトランジスタを製
造できる。
ば、従来に比べて、ベース・コレクタ間容量を低減でき
るので、従来よりも高速のバイポーラトランジスタを製
造できる。
【００３２】また、本実施例の製造方法に従って製造さ
れたバイポーラトランジスタは、ｎ型コレクタ層１０
が、従来のように、半導体基板内に形成されているので
はなく、ｐ型シリコン基板１上のｐ型ベース層７上に形
成されている。
れたバイポーラトランジスタは、ｎ型コレクタ層１０
が、従来のように、半導体基板内に形成されているので
はなく、ｐ型シリコン基板１上のｐ型ベース層７上に形
成されている。
【００３３】このため、コレクタ電流の電流経路となる
埋め込み層が不要になり、埋め込み層を介さずにコレク
タ電流をコレクタ電極１０から直に取り出すことができ
る。したがって、上記埋め込み層が不要になる分だけ従
来より微細化でき、高速化を図れる。
埋め込み層が不要になり、埋め込み層を介さずにコレク
タ電流をコレクタ電極１０から直に取り出すことができ
る。したがって、上記埋め込み層が不要になる分だけ従
来より微細化でき、高速化を図れる。
【００３４】かくして本実施例によれば、従来よりもベ
ース・コレクタ間容量が減少し、遮断周波数が高くな
り、更に、埋め込み層を介さずにコレクタ電流をコレク
タ電極から直に取り出すことができるので、動作速度を
大幅に引き上げることができる。
ース・コレクタ間容量が減少し、遮断周波数が高くな
り、更に、埋め込み層を介さずにコレクタ電流をコレク
タ電極から直に取り出すことができるので、動作速度を
大幅に引き上げることができる。
【００３５】図３は、ＥＣＬ (Emitter Coupled Logic)
として知られている論理回路であり、この回路にはエミ
ッタ結合されたバイポーラトランジスタが用いられてい
る。
として知られている論理回路であり、この回路にはエミ
ッタ結合されたバイポーラトランジスタが用いられてい
る。
【００３６】図４（ａ）は、この回路に上記実施例のバ
イポーラトランジスタを用いた場合のエミッタ結合部分
の構造を示す断面図である。上記実施例のバイポーラト
ランジスタを用いた場合には、エミッタ同士の結合が容
易で、一つの素子分離領域でエミッタを結合でき、回路
全体の面積を低減できる。
イポーラトランジスタを用いた場合のエミッタ結合部分
の構造を示す断面図である。上記実施例のバイポーラト
ランジスタを用いた場合には、エミッタ同士の結合が容
易で、一つの素子分離領域でエミッタを結合でき、回路
全体の面積を低減できる。
【００３７】一方、図４（ｂ）は、図５に示した従来の
バイポーラトランジスタを用いた場合のエミッタ結合部
分の構造を示す断面図である。従来のバイポーラトラン
ジスタを用いた場合には、二つの素子分離領域を用いな
いとエミッタを結合できないので、回路面積が大幅に広
くなる。
バイポーラトランジスタを用いた場合のエミッタ結合部
分の構造を示す断面図である。従来のバイポーラトラン
ジスタを用いた場合には、二つの素子分離領域を用いな
いとエミッタを結合できないので、回路面積が大幅に広
くなる。
【００３８】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、ｐ型ベース
層７としてｐ型シリコン層を用いたが、その代わりに、
ＳｉＧｅ層を用いても良い。ＳｉＧｅ層の形成は、例え
ば、シリコン層の形成時に、モノゲルマン（ＧｅＨ4 ）
を導入すれば良い。
るものではない。例えば、上記実施例では、ｐ型ベース
層７としてｐ型シリコン層を用いたが、その代わりに、
ＳｉＧｅ層を用いても良い。ＳｉＧｅ層の形成は、例え
ば、シリコン層の形成時に、モノゲルマン（ＧｅＨ4 ）
を導入すれば良い。
【００３９】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
で、種々変形して実施できる。
【００４０】
【発明の効果】以上詳述したように本発明によれば、埋
め込み層を介さずにコレクタ電流を取り出すことがで
き、更に、エミッタ・ベース間容量，ベース・コレクタ
間容量も低減できるので、従来よりも高速動作のバイポ
ーラトランジスタを実現できる。
め込み層を介さずにコレクタ電流を取り出すことがで
き、更に、エミッタ・ベース間容量，ベース・コレクタ
間容量も低減できるので、従来よりも高速動作のバイポ
ーラトランジスタを実現できる。
【図１】本発明の一実施例に係るｎｐｎ型バイポーラト
ランジスタの製造方法を示す前半の工程図。
ランジスタの製造方法を示す前半の工程図。
【図２】本発明の一実施例に係るｎｐｎ型バイポーラト
ランジスタの製造方法を示す後半の工程図。
ランジスタの製造方法を示す後半の工程図。
【図３】ＥＣＬの構成を示す等価回路。
【図４】本発明に係るバイポーラトランジスタを用いた
ＥＣＬのエミッタ結合部分と、従来のバイポーラトラン
ジスタに用いた場合のそれとを比較して示す図。
ＥＣＬのエミッタ結合部分と、従来のバイポーラトラン
ジスタに用いた場合のそれとを比較して示す図。
【図５】従来のバイポーラトランジスタの構造を示す素
子断面図。
子断面図。
１…ｐ型シリコン基板 ２…酸化物絶縁物 ３…ｎ型エミッタ拡散層 ４…エミッタ引き出し電極 ５…酸化膜 ６…サイドウォ−ルスペーサ ７…ｐ型ベース層 ８…層間絶縁膜 ９…ｎ型コレクタ層 １０…コレクタ電極 １１…エミッタ電極 １２…ベース電極
Claims (1)
- 【請求項１】半導体基板の表面に形成されたエミッタ層
と、 このエミッタ層を囲むように前記半導体基板上に形成さ
れ、且つ前記エミッタ層とコンタクトし、前記エミッタ
層上で凹部を有するエミッタ引き出し電極と、 前記エミッタ引き出し電極の凹部領域内の前記エミッタ
層上に少なくとも一部が形成されたベース層と、 前記凹部領域内のベース層上に形成されたコレクタ層と
を具備してなることを特徴とするバイポーラトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233932A JPH0794521A (ja) | 1993-09-20 | 1993-09-20 | バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233932A JPH0794521A (ja) | 1993-09-20 | 1993-09-20 | バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794521A true JPH0794521A (ja) | 1995-04-07 |
Family
ID=16962875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233932A Pending JPH0794521A (ja) | 1993-09-20 | 1993-09-20 | バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11274171A (ja) * | 1998-01-30 | 1999-10-08 | St Microelectronics Sa | 単結晶シリコン領域の堆積法 |
-
1993
- 1993-09-20 JP JP5233932A patent/JPH0794521A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11274171A (ja) * | 1998-01-30 | 1999-10-08 | St Microelectronics Sa | 単結晶シリコン領域の堆積法 |
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