JPH0794523A - 集積半導体装置の製造方法 - Google Patents

集積半導体装置の製造方法

Info

Publication number
JPH0794523A
JPH0794523A JP3039053A JP3905391A JPH0794523A JP H0794523 A JPH0794523 A JP H0794523A JP 3039053 A JP3039053 A JP 3039053A JP 3905391 A JP3905391 A JP 3905391A JP H0794523 A JPH0794523 A JP H0794523A
Authority
JP
Japan
Prior art keywords
layer
contact
opening
semiconductor device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3039053A
Other languages
English (en)
Other versions
JP2558016B2 (ja
Inventor
Daniel Selle
セル ダニエル
Dominique Carisetti
カリセテ ドミニク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JPH0794523A publication Critical patent/JPH0794523A/ja
Application granted granted Critical
Publication of JP2558016B2 publication Critical patent/JP2558016B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/20—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials
    • H10P76/202—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials for lift-off processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/10—Lift-off masking
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/951—Lift-off

Landscapes

  • Bipolar Transistors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 スペーサを設けた第１のカプセル封止電極接
点の製造工程を実現し、この第１接点に１個又は数個の
他の接点を自己整合し、非プレーナ装置の製造に適用し
得る自己整合方法を提供する。 【構成】 a0) 第１、第２電極接点を夫々受けるための
第１、第２半導体層を形成し；b0) 第１半導体層に堆積
されたフォトレジスト層８に、開口B0を像反転法で形成
し；c0) 開口内に第１電極接点Ｅを形成する第１金属層
を堆積し、接点Ｅには開口のオーバーハング側部F1から
僅かの距離の個所に横方向に位置する上側縁部を有し、
フォトレジスト層のオーバーハング側部F1よりも高さの
低いオーバーハング側部F2を設け、第１接点の基部を中
心とするアパーチュアを残存させ；d0) 僅かな距離の値
よりも厚い厚さの第１誘電体層を堆積して第１電極接点
をカプセル封止し；e0) 第１電極接点Ｅの囲りの誘電体
層及び金属層をリフトオフし；f0) 第１カプセル封止電
極接点Ｅを中心とするスペーサを形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、スペーサを設けた第１
カプセル封止電極接点Ｅ及びこの第１接点に設けられた
第２自己整合電極接点Ｂを各半導体層に設けるようにし
た集積半導体装置を自己整合により製造する方法に関す
るものである。又、本発明は非プレーナバイポーラヘテ
ロ接合トランジスタを具える集積半導体装置を自己整合
により製造する方法に関するものである。
【０００２】
【従来の技術】バイポーラプレーナヘテロ接合トランジ
スタを製造する自己整合法はヨーロッパ特許出願ＥＰ０
３２２９６０号から既知である。このヨーロッパ特許出
願の自己整合法では先ず第１に、半導体装置の上側表面
にトランジスタの２つのベース接点を形成するようにし
ている。これらベース接点はカプセル封止し、スペーサ
を設けるようにしている。これらスペーサの外側縁部間
の距離によってベース接点間のスペーサにより形成され
る開口内に設けるエミッタ接点の寸法を規定する。又、
これらスペーサの横方向寸法によってベース接点の各々
をエミッタ接点から分離する距離をも規定する。
【０００３】
【発明が解決しようとする課題】しかし、この既知の自
己整合法によれば、ベース層、コレクタ層及びエミッタ
層は重畳半導体層構造を構成するが、電極接点の全部は
半導体装置の上側表面に設けるようにしている。従って
この自己整合法は電極接点を各電極層に接続するに好適
な種類の局部イオン注入による製造工程を具える。更に
局部イオン注入は現在高価である。その理由はこれら局
部イオン注入を精度良く実施するのが困難であるからで
ある。即ち、これら技術は集積回路を多数製造するため
に用いるのが好適でないからである。これらの状況のも
とでは、関連する層に最も簡単可能な方法で接点を直接
設ける点に問題があり、これと同時に、集積回路に最小
可能な表面積を占める満足な装置を得るためには電極を
できるだけ互いに近接するように設ける必要がある。実
際上エミッタ接点及びベース接点を互いに離間して配置
する場合には寄生素子が現れ、作動中これにより既知の
ようにトランジスタの性能を損なうようになる。
【０００４】本発明の目的は、スペーサを設けた第１の
カプセル封止電極接点の製造工程を実現し、この第１接
点に１個又は数個の他の接点を自己整合し、非プレーナ
装置の製造に適用し得る自己整合方法を提供せんとする
にある。本発明の他の目的は、製造が一層簡潔且つ簡単
で、産業上一層興味あり、一層有望な高性能な装置を得
るために、かかる自己整合法によりバイポーラヘテロ接
合トランジスタを製造する方法を提供せんとするにあ
る。
【０００５】
【課題を解決するための手段】本発明集積半導体装置の
製造方法は、スペーサを設けた第１カプセル封止電極接
点Ｅ及びこの第１接点に設けられた第２自己整合電極接
点Ｂを各半導体層に設けるようにした集積半導体装置を
自己整合により製造するに当たり、 a0) 前記第１及び第２電極接点を夫々受けるための第１
及び第２半導体層を形成し； b0) 前記第１半導体層に堆積されたフォトレジスト層
に、オーバーハング側部を有する開口B0をいわゆる像反
転法により形成し; c0) この開口内に第１電極接点Ｅを形成する第１金属層
を堆積し、この接点Ｅには前記開口のオーバーハング側
部F1から僅かの距離の個所に横方向に位置する上側縁部
を有し、前記フォトレジスト層のオーバーハング側部F1
よりも高さの低いオーバーハング側部F2を設け、これに
より前記第１接点の基部を中心とするアパーチュアを残
存させ； d0) 前記僅かな距離の値よりも厚い厚さの第１誘電体層
を堆積し、これにより前記アパーチュアを充填すること
なく前記第１電極接点をカプセル封止し； e0) 前記カプセル封止されたままの前記第１電極接点Ｅ
の囲りの前記誘電体層及び金属層をリフトオフし； f0) 前記第１カプセル封止電極接点Ｅを中心とするスペ
ーサを形成することを特徴とする。
【０００６】かかる処理により得られる利点は次の通り
である。 ・ 像反転法を用いることより、極めて僅かな横方向寸
法を有する第１電極接点を半導体装置に得ることができ
る。 ・ この接点のカプセル封止形成中カプセル封止剤の囲
りにビード、即ち不規則性が現れず、このカプセル封止
は実行処理ステップ中接点を保護するに有利である。そ
の理由は接点の基部を囲みアパーチュアを形成し、この
アパーチュアのため、第２誘電体層が僅かな距離の個所
で容易に破断して誘電体層及び金属層のリフトオフ中開
口の側部から接点の縁部を分離し、実際に完全な形状の
カプセル封止を残存し、従ってスペーサを良好な精度で
形成することができる。 ・ 上記の結果は、迅速に、信頼性を持って、有効に且
つ再現しうるように得ることができる。その理由は像の
反転処理が容易に制御可能となり、他のステップが当業
者にとって簡単であるからである。 ・ 特に、上記の適用により高性能な非プレーナトラン
ジスタを形成することができる。その理由は寸法が最も
臨界的な電極接点を先ず設け、この電極接点上に、第１
接点からの距離も実際に臨界的な第２電極接点を自己整
合により形成する。この処理によってこれら臨界寸法即
ち距離の接点形成時における全ての困難性を排除するこ
とができる。
【０００７】上述した処理ステップにおいて、及び以下
に述べる実行処理ステップにおいて、集積装置の形成
中、電極接点又は電極層の側部のような蝕刻に敏感な素
子を常時保護することができる他の利点がある。又、製
造処理の終端時には電極が極めて精密な相互離間間隔で
分離されてその性能を増大させるだけでなく、これら電
極は、短絡回路を防止するが寄生素子を生成する従来既
知の装置に存在するような誘電体材料の任意の分離層と
も無関係となる。
【０００８】
【実施例】図面を参照して本発明の実施例を説明する。
本発明によれば、半導体層に２個の電極接点を少なくと
も具える集積半導体装置を製造する方法を提供する。局
部イオン注入を防止するために、半導体装置は、電極接
点を直接設ける重畳層の構体とするのが好適である。
又、本発明は、バイポーラヘテロ接合トランジスタの製
造に特に興味深く適用し得るが、例えばプレーナトラン
ジスタに適用することができる。以下最も複雑な例の１
つにつき、即ちバイポーラ非プレーナヘテロ接合トラン
ジスタの製造例につき本発明を説明する。
【０００９】図１ａ示すように、本例では本発明により
製造されバイポーラヘテロ接合トランジスタは、平滑
な、例えば半絶縁性基板上に設けた第１導電型の層２、
即ちコレクタ層と、第２導電型の層３、即ちベース層
と、第１導電型の層5a, 即ちエミッタ層とを具える。特
に好適な例ではトランジスタを例えば砒化ガリウム(GaA
s)のIII-V 族の材料に形成する。この場合には、基板を
半絶縁性とすると共に砒化ガリウムGaAsで造り、コレク
タ層２を２つのサブ層２ａ及び２ｂで造り、このサブ層
２ａをＮ+ 導電型とし、サブ層２ｂをＮ導電型とする。
ベース層３はＰ+ 導電型の砒化ガリウムとし、エミッタ
層は前記ベース層と相俟ってヘテロ接合を形成するＮ導
電型の砒化ガリウムアルミニウム(GaAlAs)で造る。接点
化を行うためにはエミッタ層５ａの表面にＮ+ 導電型の
砒化ガリウムのエピタキシャル層５ｂを設けるのが好適
である。
【００１０】トランジスタを砒化ガリウムとするこの例
では金属エミッタ接点を層５ｂの表面に直接形成し、エ
ッチングステップを金属エミッタ接点Ｅ９の囲りに施し
てベース層３を分離しベース接点B16 を形成し得るよう
にする。最終的には、エッチングをベース接点の囲りに
コレクタ層2aまで施してその上にコレクタ接点C19 を堆
積する。この例ではベース接点をAu-Mn 又はAu-Be のよ
うな金属で造る。又、エミッタ接点及びコレクタ接点は
例えばAuGe/Ni/Ti/Au のような金属から造る。種々の電
極する接点を互いに自己接合して形成する方法を以下に
説明する。特にこの方法によればベース接点Ｂを、エミ
ッタ接点Ｅと短絡することなくエミッタパッドＥに極め
て近接させることがてきる。又、エミッタ接点の横方向
寸法を極めて小さくすることもできる。
【００１１】図１ｂはかかるバイポーラヘテロ接合トラ
ンジスタを上方からみた平面図であり、従って上記図１
ａは図１ｂのＩ−Ｉ線上の断面図である。図１ｂの平面
図に示すように、この例ではトランジスタは２個のベー
スフィンガＢ及び１個のエミッタフィンガＥの相互ロッ
ク構体とし、更に２個のコレクタ接点パッドＣをも設け
る。以下に示す方法ではベースフィンガをエミッタフィ
ンガに自己整合させて形成する。次いでコレクタパッド
はベースフィンガに整合させる。この方法よれば、極め
て小さく、精密で再現し得る横方向寸法、従って、寸法
が極めて小さく、良好な性能のトランジスタを得ること
ができる。これは集積化密度を増大し、回路性能をも改
善し得ることを意味する。
【００１２】カプセル封止され、スペーサを設けた第１
電極接点E9と、この第１接点に自己整合された第２電極
接点B16 とを処理ステップの次の順序に従って各半導体
層5,3 に形成する本発明方法においては、 a0) 前記第１及び第２電極接点９及び16を夫々被着する
ための第１及び第２半導体層３及び５を形成し； b0) 前記半導体層５又は上側半導体層（図３参照）上に
堆積されたフォトレジスト層８にオーバーハング側部F1
を有する開口B0をいわゆる像反転法により形成し、前記
半導体層を２つのサブ層5a及び5bで形成し； c0) この開口B0内に第１電極接点Ｅを形成する第１金属
層を堆積し、この接点Ｅにはフォトレジスト層８の側部
F1よりも高さが低い側部F2を設け、前記開口のオーバー
ハング側部F1から僅かの距離ｄの個所まで横方向に前記
側部F2の上側縁部を延在させ、これにより金属層９より
成る前記第１接点Ｅの基部を中心とするアパーチュアＡ
を残存させ（図６参照）； d0) 前記僅かな距離ｄの値よりも厚さの厚い第１誘電体
層10を堆積し、この誘電体層10によって前記アパーチュ
アＡ（図４参照）を充填することなく前記第１接点Ｅを
カプセル封止すると共にパッド11を形成し； e0) 前記誘電体材料10によりカプセル封止されたままの
前記第１接点Ｅの周りの前記誘電体層及び金属層８，
９，10をリフトオフ法により除去し（図５参照）； f0) 前記カプセル封止された第１接点Ｅを中心とするス
ペーサ12を形成する（図６参照）処理ステップを具え
る。
【００１３】ステップb0では像反転法により開口B0に向
かって平坦に、又は凸状に彎曲する開口B0のオーバーハ
ング側部F1を形成することができる（図３参照）。この
場合には第１金属接点Ｅの側部F2の上側縁部を前記オー
バーハング側部が凸状となる部分で、前記開口B0のオー
バーハング側部F1から横方向に僅かの距離ｄまで延在さ
せるようにする。好適には、開口B0のオーバーハング側
部F1は、ほぼ垂直な上側部分F1′と、開口B0に向かって
凸状に彎曲した下側部分F1″とで形成する。この結果を
得るための方法を以下に説明する。
【００１４】この後者の場合には、ほぼ垂直の上側部分
F1′及び凸状下側部分F1″間の傾度変化が見られる領域
において前記側部F2の上側縁部が開口B0のオーバーハン
グ側部F1から僅かな距離ｄまで延在するようになる（図
４参照）。非プレーナ装置、特に後述するようにHBT ト
ランジスタを製造する場合には、第１層５(5a, 5b)を第
２層３の表面に形成する。これら層は互いに反対の導電
型とする。第１電極Ｅ上に第２電極Ｂを自己整合するた
めには、金属９の接点Ｅ及びカプセル封止10より成り、
スペーサ12を設けたパッド11が形成される工程から継続
される本発明方法は次のステップ、
【００１５】g0) スペーサ12を設けた第１カプセル封止
電極接点Ｅの周囲の第１即ち上側半導体層５(5a, 5b)を
エッチング除去し、この接点Ｅは隣接する第２半導体層
３に到達するまで前記スペーサ12の下側をアンダーエッ
チングするマスクとして用い（図７参照）、h0) 前記ス
ペーサ12を設けた第１カプセル封止接点11と、マスクの
開口の縁部とにより画成された第２電極接点Ｂを形成す
るための第２金属層16を堆積し、i0) 前記カプセル封止
10、スペーサ12及びマスク並びに前のステップ中カプセ
ル封止10、スペーサ12及びマスク上に堆積された金属層
16の部分を除去するステップ（図２参照）を更に具え
る。
【００１６】ステップg0で不所望な素子を除去する場合
には、半導体層を形成する材料及び金属接点をも除去す
る危険がある。これがため本発明によれば、ステップi0
を次のステップの順序に従って、即ちi1) ほぼ平坦な上
側面を有するカプセル封止及びスペーサの材料とは異な
る材料の第３誘電体層17を堆積し、この際スペーサ12を
設けた第１カプセル封止電極接点11を覆う第２金属層16
の部分を露出したままとし（図10参照）、i2) 前記第１
カプセル封止電極接点11を覆う第２金属層16の部分を除
去し、この際この第１接点Ｅは前記層10，12により保護
し、第２電極接点Ｂは前記第３誘電体層17によって保護
し（図11参照）、i3) 前記第１電極接点のスペーサ12及
びカプセル封止10を除去し（図11参照）、i4) 前記第３
誘電体層17を除去すると共に前記第２接点Ｂを制限する
マスク及びこれを覆う金属層16の部分をリフトオフする
（図1a参照）ステップで実行する。
【００１７】又、層10によりカプセル封止された接点Ｅ
によって形成され、スペーサ12を設けたパッド11を用い
て接点Ｅに自己整合された第２電極Ｂを形成することが
でき、この際２つの接点は上側レベルが単一面の隣接層
に形成することは当業者にとって容易である。この場合
の原理的な利点は、像反転法を用いて良好に規定された
第１接点を簡単に得ることにある。他の利点は、第１カ
プセル封止接点により形成されたパッド11が損傷のない
形状であると言う事実から、これによりスペーサを高精
度で形成し得ることである。これらの本質的なステップ
を特にHBT トランジスタの製造に適用する手段を以下に
示す。かかるHBT トランジスタの製造処理は少なくとも
次のステップを具える。
【００１８】a) 上側面が例えば結晶方向〔１００〕に
配向された例えばIII-V 族の単結晶半導体材料の基板10
0 を形成する。この基板は好適には半絶縁性に選定して
最も共通の集積回路の製造処理に共働して処理を実行す
ることができる。基板は上述したように砒化ガリウム(G
aAs)で造るのが好適である。この基板は例えば鉄イオン
(Fe)でドープすることにより半絶縁性とする。又、この
基板はインジウム(In)でドープされ且つベークされた砒
化ガリウムで造り、これにより転位がなく、III-V 族の
エピタキシャル層の次の成長と両立し得る材料を得るこ
とができる。
【００１９】b) コレクタを形成する砒化ガリウムの２
つのプレーナエピタキシャル層、好適には N+ 導電型の
層2a及びＮ導電型の層2bを形成する。これら層のエピタ
キシャル成長は気相又は液相で行うことができる。好適
にはこれをMOCVD と称されるオルガノメタリック法によ
って、又はMBE によって達成する。層2aの厚さは0.2 乃
至１μm 、好適には0.5 μm とする。 N+ 導電型のこの
層2aは例えばシリコンイオン(Si)をほぼ３〜５×1018イ
オン／cm3 の濃度でドープすることにより得ることがで
きる。層2bの厚さは0.3 μm 程度とし、Ｎ導電型は、例
えばシリコンイオン(Si)を５×1016イオン／cm3 の濃度
でドープすることにより得ることができる。
【００２０】c) III-V 族の３元又は２元の材料、例え
ばベース層を形成する P+ 導電型の砒化ガリウム(GaAs)
のプレーナエピタキシャル層３を２つの前記層の表面に
形成する。このエピタキシャル層の成長は前記コレクタ
層2a及び2bの成長に対し選定した所と同一の処理によっ
て行う。ベース層３はその厚さを0.1 μm 程度とすると
ともに例えばZn又はMgイオンを1019イオン／cm3 よりも
高いか又はこれに等しい濃度でドープする。
【００２１】d) ２つのプレーナ重畳エピタキシャル
層、即ちIII-V 族の３元材料、例えばエミッタ層を形成
するＮ導電型の砒化ゲルマニウム−アルミニウム(GaAlA
s)の第１層5aと、III-V 族の２元又は３元材料、例えば
N+ 導電型のGaAs又はGaInAsでエミッタ接点Ｅを形成し
得る第２層5bとを設ける。これら層のエピタキシャル成
長は前記層の成長に選定した所と同一の処理によって行
う（図1a参照）。エミッタ層5aはその厚さを0.15μm 程
度とし、接点層5bはその厚さを0.15μm程度とする。こ
のエミッタ層5aは例えばSiイオンを５×1017イオン／cm
3 程度の濃度でドープし、接点層5bは例えばSiイオンを
２×1018イオン／cm3 程度の濃度でドープする。砒化ガ
リウム−アルミニウム(GaAlAs)のエミッタ層5aはそのア
ルミニウム(Al)濃度を0.25とする。
【００２２】e) 図2aの断面は処理のこの段階での半導
体装置を示す。このステップとトランジスタの能動領域
を限定するホウ素イオン(B+ ) のイオン注入を具える。
これらイオンはエピタキシャル層を周辺領域７で絶縁せ
しめるに充分なエネルギー及びドーズ量で注入する。こ
れは、材料の深さ全体に亘り一定のホウ素濃度値を得る
ために、490 KeV の最大値でエネルギーを増大する４回
のイオン注入の一連のものによって好適に達成する。イ
オン注入中能動領域は、例えば厚さが２μmの二酸化シ
リコン(SiO2)で形成されたマスクMK1 によって保護す
る。このマスクは処理の終了時に除去する。
【００２３】図1bの斜線部分はかかるマスクMK1 により
限定されたトランジスタの能動領域を平面図で示す。従
ってこの斜線部分の外側の領域は絶縁される（領域
７）。 f) フォトレジスト層８に写真食刻により開口B0を形成
する。この開口B0は像反転法により形成する。この方法
によれば、後続の二重リフトオフ処理に特に好適に適用
されるオーバーハング側部を有する開口を得ることがで
きる。この開口B0は、その形状を、エミッタ接点Ｅ及び
例えば図1aのＩ−Ｉ線に沿う断面における横方向寸法Ｄ
のパターンとする。
【００２４】いわゆる像反転法は、カリフォルニア州
サンタクララで1987年３月２日乃至３日に開催された
“アドバンシス イン レジスト テクノロジー アン
ド プロセッシングIV" の "プロシーディングス オブ
SPIE" 第771 巻に発表された２つの論文から特に既知
である。第１の論文はビック マロー及びセザール エ
ム ガルサ等による“イメージ リバーサル：アプラク
ティカル アプローチツウ サブミクロン リソグラフ
ィ”であり、この論文は SPIE 第771 巻の第221 頁に記
載されている。又、第２の論文はスーザン ケイ ジョ
ンズ及びリチャード シー チャップマンによる“イメ
ージリバーサル：ア プラクティカルアプローチ ツウ
リフトオフ”であり、この論文は SPIE 第771 巻の第
231 頁る記載されている。像反転法は次の事実に基づく
ものである。現時点ではサブミクロン ディテールは写
真蝕刻法を用いて行われるが、0.5 〜0.8 μm の幾何学
的形状に対する要望が近い将来期待され、0.4 μm の幾
何学的形状も夢ではない。例えば、電子ビーム、Ｘ線及
び多層フォトレジスト法のような多数の技術が産業界で
すでに用いられている。しかし、産業上の観点からする
と、単層写真蝕刻法が最も興味を魅くものである。この
技術は、レンズの個数を大きくし、又、短い波長の光源
を用いることにより発展してきた。従って365 ｎm の波
長の光源が従来のフォトレジストで用いられているが、
これらの波長の吸収によりコントラスト及び解像度が制
限されるようになる。
【００２５】いわゆる像反転法によって良好なコントラ
ストが得られ、これにより焦点深度を良好にし、解像度
を良好に制御し得ることは示唆されている。この像反転
法は1960年以来すでに文献に発表されてる。従ってそれ
以後多数の研究が発表されている。一般に像反転法は、
フォトレジストが塗布される前にこれに含まれるアミン
又はフォトレジストを半導体層に堆積し、光源に露出し
た後ガス相に含まれるアミンを用いるものである。この
アミンは、光源に露出されて形成されるインデンカルボ
ン酸と相俟ってアミン塩を形成する。アルカリ水溶液に
溶解されないインデンは高温で形成される。これがた
め、露光されない表面はアルカリ現像液で溶解され、従
って現像中に像が反転する。かかる方法を用いることに
より、前記第１の文献によれば極めて小さい寸法、特に
サブミクロンの寸法の開口を得ることができる。又、第
２の文献はその図５に示すように、種々の異なる作動条
件のもとで、開口の側部を垂直側部（ポジティブ）又は
オーバーハング側部（ネガティブ）とし得ることを示し
ている。
【００２６】本発明では上記文献に記載された方法を用
いて、上側半導体層5bに堆積れたフォトレジスト層８に
オーバーハング側部F1を有する開口B0を得るようにす
る。本発明によれば、オーバーハング側部を得る上記第
２の文献の方法を直接用いるが、好適には、彎曲部が開
口B0に向かう凹状のオーバーハング側部F1を得ることの
できる特定の方法を用いると共に、側部F1の上側部分
F1′がほぼ垂直となり、下側部分F1″が開口B0に向かう
彎曲部を有する凸状となる開口B0を得ることのできる方
法を好適に用いる（図13c 参照）。
【００２７】かかるプロフィールを得るに好適な処理ス
テップを図13a 〜13c に順次に示す。所望のプロフィー
ルを得るために次に示す処理ステップを実施する。 ・半導体表面5bを先ず手最初加熱アルコールで清浄にす
る。 ・装置を135 ℃でほぼ10分間に亘りベークする。 ・半導体表面5bを AZ 5214E の層で被覆する。この層は
最初ポジティブ樹脂であり、処理により、即ち7000 rpm
で40秒間に亘り遠心力処理して反転する。 ・次いで90℃で30分間に亘り加熱処理を施す。 ・310nm の波長且つ80mj/cm2のパワーを有する紫外光に
より開口B0の外側の部分を照射し、この際開口は横方向
寸法ＤのマスクMK2 によってマスクする（図13a 参
照）。この処理により、開口B0の側部のほぼ垂直な部分
F1′に充分必要な高さに相当する深さe1まで、マスクMK
2 により被覆された開口B0の外側の樹脂を照射する。次
いでマスクMK2 を除去する。 ・120 ℃で15分間に亘り反転加熱処理を施す。 ・波長λ2 が365nm(λ2 ≧λ1)で150mJ のパワーの紫外
光により照射を施し、これにより領域B0の樹脂の厚さ全
体e2を照射し得るが、外側領域は前の処理中に硬化され
ている（図13b 参照）。 ・200ml のMF312 及び250ml のH2O2の混合溶液で２分間
に亘り現像を行う。この処理により領域B0の樹脂を除去
する（図13c 参照）。前の処理で硬化された樹脂８の厚
さe1の上側部分は実際に垂直な側部F1′を形成する。照
射された樹脂８の下側部分はアンダーエッチングにより
凸状側部F2″を形成し、その彎曲部は開口B0に向かう。
これがため、開口B0はその横方向寸法Ｄがその上側部分
となる。樹脂 AZ 5214E は、ニュージャージー州 08776
サマービレ ルート202-206 ノース ピーオーボック
ス 2500 のヘシェ(HOECHEST)セラニーズ コーポレイシ
ョンから市販されている。或いは又、マサーチューセッ
ツ州 ニュートンのシプレイ カンパニー インコーポ
レイテッドからMF312 を取寄せることができる。 ・５％NH4OH によって１分間に亘り脱酸処理を施し、次
いで水18MQにより第１リンシング及び第２リンシングを
施す。
【００２８】g) オーム接点Ｅを形成するための金属層
９をエミッタ層上に堆積し、この金属層は、AuGe 85nm/
Ni 10nm/Ti 100nm/Au 200nm で形成し、全体でほぼ395n
mの厚さとするのが好適である（図13d 参照）。金属層
９の堆積中、堆積のベースは横方向寸法Ｄに正しく一致
させる。しかし、金属層９が成長するにつれて開口B0を
幅狭とする傾向にあるため、この層が所望の厚さ、e3=e
2-e1に到達すると、開口B0の上側部分はその初期値Ｄよ
りも小さくなる。これがため、開口B0内に堆積された金
属９のパッドＥの側部F2は僅かに傾斜し、パッドＥの上
側部分はその基部よりも小寸法となり、パッドＥの上側
縁部は開口B0の側部F1から僅かの距離ｄだけ分離される
ようになる（図13d 参照）。この僅かな距離ｄは処理の
継続、即ち２重リフトオフに対し重要である。僅かな距
離ｄを得る手段を、本例では特定の材料及び図示の処理
ステップで説明したが、他の材料を用い、これらのステ
ップを簡単に実行することもできる。同様に、上述した
ようにこの処理はHBT トランジスタに限定されるもので
はない。かかる方法では、このステップに対し、ラッカ
８のプロフィールF1及び堆積金属９の厚さを適宜選択し
てラッカ層８のオーバーハング側部F1及び堆積金属９の
上側縁部間の距離ｄを極めて小さくし、且つこのステッ
プの終わりに側部F1及びF2の各形状によってラッカ層８
のオーバーハング側部F1及びエミッタＥの金属パッド９
の側部F2間にアパーチュアＡが存在し得るようにするの
が重要である。
【００２９】h) 厚さが 350nmの二酸化シリコン層(SiO
2)10をプラズマエンハンス化学蒸着技術(PECVD) により
80℃で堆積する。ラッカ層８のオーバーハング側部F1と
開口B0の堆積金属９の上側淵部との間の距離ｄは極めて
小さいため、この相互離間間隔は二酸化シリコン10の堆
積中に迅速に停止させ、これはアパーチュアＡ内に存在
する二酸化シリコンの量が図４に示すように著しく制限
されることを意味する。
【００３０】i) 樹脂８をアセトンで溶解して金属層９
及びエミッタ接点Ｅの外側に位置する領域の二酸化シリ
コン10を除去し、これをいわゆるリフトオフ技術と称す
る。この処理の終わりに二酸化シリコン層10によってカ
プセル封止された金属９のエミッタ接点Ｅを保持し、こ
れによりカプセル封止エミッタ接点パッド11を形成す
る。このリフトオフ処理は二酸化シリコン層10の堆積中
この層10が充填されないアパーチュアＡが存在すること
によって有効となり、特にパターン11の囲りに縁部が立
上るのを防止することができる。これがため、カプセル
封止エミッタのパターンは殆ど完全な形状となる。
【００３１】最後に、エミッタ接点の側部を囲む僅かな
厚さの二酸化シリコン層10′はガスCHF3−SF6 と共にRI
E 法によりドライ状態で僅かなエッチングを行なうこと
により除去できる。処理のこのステップでの装置を図５
に示す。二酸化シリコン層10′を保持したい場合にはそ
の厚さを20〜30nm、従ってスペーサの形成に用いられる
誘電体材料の層の厚さの10分の１の厚さとする必要があ
る。これがため、次のステップ中、スペーサ12を所望の
寸法とするためには、これを形成するエッチングを極め
て僅かとするだけで充分である。
【００３２】j) 例えば金属化層９及びカプセル封止層1
0を具えるエミッタ接点11を囲む二酸化シリコンSiO2の
スペーサ12を形成する。このステップを図６に示す。こ
れらスペーサを形成する技術は例えばヨーロッパ特許出
願第０３２２９６０Ａ１号に記載されている。この文献
はＩＥＥＥトランザクションズ オン エレクトロンデ
バイス第ＥＤ３８巻、第１１号、１９８１年１１月、第
1364〜1368頁にシンジオカザキが発表した論文" エッチ
−デファインド パターニング オブ ハイパーファイ
ン リフラクトリィ メタル シリサイド ＭＯＳ ス
トラクチュア”に記載された技術である。このヨーロッ
パ特許出願では、スペーサ12を窒化シリコンから形成し
ている。本発明では二酸化シリコン(SiO2)を好適に選定
し、即ち前のステップで設けたパッド11を形成するエミ
ッタ接点Ｅのカプセル封止層10の場合と同一誘電体材料
を選定するのが好適である。スペーサの製造技術を図12
a 及び12b につき説明する。
【００３３】図12a に示すように誘電体材料SiO2の層12
を半導体装置上に特定の精度の厚さh1で均一に堆積し、
この厚さh1は最終的に形成すべきベース電極Ｂをエミッ
タ接点Ｅから分離する寸法に対し選定する。かように層
12を均一に堆積することによって前のステップで行った
ように半導体装置のディティル及びレリーフを極めて精
密に追従させることができる。層９，10, 12の全体の厚
さをh2とする。半導体装置には例えば反応性イオンエッ
チングRIE によって均一なエッチングを行なうことがて
きるため、材料12をすべての個所で均等な厚さ除去する
ことができる。材料12の厚さを図12a に示すようにパッ
ド11の側部に沿ってh2に等しくなるため、このエッチン
グ後これら側部に沿って設けられた誘電体層12の１部分
がこれら側部に沿って残存し、これら残存部分は特定の
寸法h1であるこれら側部F2に直角な横方向寸法を有する
ようになる。このエッチング処理の終りでは装置は図12
b に示すようになる。パッド11の側部に沿って残存する
層12の部分をスペーサと称する。
【００３４】このスペーサは以下に示すように数個の機
能を満足するものである。 ・ エミッタフィンガＥのエッチングに用いられる反応
性物質がエミッタ接点の金属層９と接触するのを防止す
ると共にエミッタ層5a及び5bのエッチング反応が妨害さ
れるのを防止することができる。 ・ パッド11自体が層5a, 5bのエッチング側部をオーバ
ーハングするのを防止すると共に次のステップ中エミッ
タ接点自体がアンダーエッチングするのを防止する。 ・ エミッタ接点をベース接点から分離して短絡の危険
性を回避する。 ・ エミッタ接点Ｅと、次に形成するベース接点Ｂとの
間の距離を精密に規定する。スペーサの寸法h1は使用す
るエミッタ層5a及び5bに対し、エッチング処理の関数と
して選択する。上述した例ではエッチングをウエット状
態で行ない、これらの状態のもとでは横方向エッチング
はエッチング深さに極めて近くなり、これはスペーサの
厚さを0.5 μm とする必要のあることを意味する。この
厚さは、例えばRIE により異方性でドライエッチングを
選択する場合に0.1 μm 程度に減少させることがてき
る。
【００３５】スペーサ自体を形成するステップ中、層12
のエッチングはガスCHF3及びSF6 を用いRIE でドライ状
態で行なうのが好適である。 k) エミッタ層5a及び5bのエッチングはベース層３が現
れるまで行い、この際スペーサ12を有するパッド11はマ
スクとして用いる。このエッチングは本例では２段階で
行ったが、このエッチングを他の態様で行うこともでき
る。表面層5bはNaOH溶液(20ml, 0.5N)/H2O2(200ml)によ
って層5aに対して選択的にエッチングし、ベース層３は
NH4OH 溶液(30ml)/H2O2(1ml)/H2O(500ml) により周囲温
度でエッチングする。このステップを図７に示す。 l) 既知の写真蝕刻処理により感光性樹脂の層にベース
金属化パターンＢ又はベース接点Ｂを画成する。このス
テップを図８に示す。この場合以下に示すように３重層
システムを用いるのが好適である。 ・ 樹脂層13(PMMA ９％ 496K)( ポリメチル メタクリ
レート、濃度９％、分子量496) ・ 窒化物層14(Si3N4) ・ 前記樹脂AZ5214E と同一製造業者の樹脂層AZ407015
【００３６】・ パターンを写真蝕刻により層15に最初
に画成する。次いで層14をRIE によりエッチングし、層
15をマスクとして用いる。樹脂層13を現像した開口を経
て照射する。この技術によって図８に示すように、特に
エミッタフィンガと金属−シリカパッドとにより構成さ
れる頂部の変位レベルで金属フィルタの良好なカッティ
ングを得るに不可避のオーバーハングプロフィールを画
成することがてきる。ここに云うエミッタフィンダとは
エミッタを形成する層5a及び5bを意味し、金属層９はエ
ミッタ接点Ｅとする。 m) ベース接点Ｂを形成するに好適な金属層16を堆積す
る。この金属層16は、金−マンガン(Au-Mn) 、金−ベリ
リウム(Au-Be) 、金−亜鉛(Au-Zn) で造るのが好適であ
る。Au-Mn は４％の割合とするのが好適であり、これに
より低固有抵抗の接点を得ることができる。金属化ベー
スＢのパターンは上述した３重層13, 14, 15の開口と、
二酸化シリコンカプセル封止10により被覆され、スペー
サ12を設けたエミッタフィンガとによって画成する。こ
のパターンの外側の金属は図９に示すように既知のリフ
トオフ技術によって除去する。
【００３７】n) 例えばAZ4110による厚さ1 μm のポシ
ティブ樹脂層17を堆積し、次いで波長が310nm の紫外線
に露出し、且つ樹脂を流動性とする150 〜180 ℃の高温
加熱処理により上記層を平坦化する。RIE による光エッ
チングによってパッド11の表面に残存する封止層を除去
し、且つ図11に示すように金属層16の表面を露出する。 o) 金属層16の被覆されていない領域をKI-I2 溶液でエ
ッチングすると共に、カプセル封止10及びスペーサ12を
形成する二酸化シリコン(SiO2)層をフッ化水素酸の緩衝
溶液によりエッチングする。次いで樹脂17をアセトンで
溶解して除去する。このステップを図11に示す。エミッ
タ接点Ｅ及びベース接点Ｂの金属化層９，16はこの処理
により、エミッタを形成する層5a及び5bの場合と同様に
処理中常時保護される。
【００３８】p) 厚さがほぼ２μm の例えばAZ4210より
成るポシティブ樹脂層にコレクタ接点パターンＣを写真
蝕刻により画成する。ベース層３及びコレクタ接点層2a
を形成するコレクタ層2bのエッチングを、かくして得た
マスクの開口を経て行う。このステップは図示しない。
この場合のエッチングは、例えば１kg/l比の希釈クエン
酸／過酸化水素(H2O2)の混合溶液でウエット状態で行
う。 q) コレクタ接点を形成するに好適な金属層19を堆積す
る。コレクタパターンの外側に堆積した金属は図1aに示
すように樹脂層をアセトンで溶解してリフトオフにより
除去する。接点Ｃの層19を形成する金属はエミッタ接点
Ｅの形成にすでに用いられた多重層、即ちAu-Ge(85nm)/
Ni(10nm)/Ti(100nm)/Au(200nm)とするのが好適である。
電極の接点E, B, C の全部は処理の終了と同時に370 ℃
の温度でほぼ30秒に亘りベークする。
【００３９】前述したように図1bは本発明方法を用いた
HBT トランジスタの１例の平面図である。破線はステッ
プｅ中に能動領域を被覆したマスクMK1 の縁部を示し、
従って能動領域を画成する。トランジスタを他の構造、
特に電極を他の構造のものとすることができる。又、ト
ランジスタを他の材料で造ることができる。この場合に
は構体に１個又は数個のヘテロ接合を設けることがで
き、又、設けなくても良い。スペーサによって囲まれた
上述したカプセル封止エミッタ接点パッドはプレーナ装
置、例えば前述したヨーロッパ特許出願ＥＰ０３２２９
６０Ａ１号から既知の構体のプレーナHBT トランジスタ
の製造に用いた。本発明によるバイポーラヘテロ接合ト
ランジスタは種々の利点を呈する。実際上、エミッタ接
点Ｅに対するベース接点Ｂの自己接合によってベース接
点の抵抗値を減少し、この型のトラジスタの作動周波数
を改善することができる。本発明による方法は特に有利
である。その理由は処理中エミッタ接点を保護すると同
時にこのエミッタ金属化がエッチングプロフィールを妨
害するエッチング溶液に電気化学効果を誘起することを
防止するからである。このプロフィールを完全に制御す
ることはベース接点の自己整合に必要である。本発明に
よればエミッタ又はベースの金属化によるも短絡の危険
なくエミッタ及びベース電極を互いに極めて近接して形
成することができる。又、エミッタ金属化によってエッ
チング側部をオーバーハングし、これによりオーム接点
のベーク中このエッチング側部に沿って金属を流動又は
拡散することも防止することができる。かかるエッチン
グ側部のオーバーハングによって漏洩電流を発生し、エ
ミッタ−ベース ブレークダウン電圧を低減するように
なる。
【図面の簡単な説明】
【図１】ａは本発明による処理によって形成したバイポ
ーラヘテロ接合トランジスタの構成を示す断面図であ
る。
【図２】ｂは同じくその平面図である。
【図３】本発明方法によりトランジスタを製造する処理
ステップを示す断面図である。
【図４】本発明方法によりトランジスタを製造する処理
ステップを示す断面図である。
【図５】本発明方法によりトランジスタを製造する処理
ステップを示す断面図である。
【図６】本発明方法によりトランジスタを製造する処理
ステップを示す断面図である。
【図７】本発明方法によりトランジスタを製造する処理
ステップを示す断面図である。
【図８】本発明方法によりトランジスタを製造する処理
ステップを示す断面図である。
【図９】本発明方法によりトランジスタを製造する処理
ステップを示す断面図である。
【図１０】本発明方法によりトランジスタを製造する処
理ステップを示す断面図である。
【図１１】本発明方法によりトランジスタを製造する処
理ステップを示す断面図である。
【図１２】ａ及びｂはカプセル封止接点を囲むスペーサ
を製造する処理ステップを示す断面図である。
【図１３】ａ〜ｃは本発明による像反転法によってフォ
トレジスト層にオーバーハング側部を有する開口を形成
する手段を示す断面図である。ｄは本発明による第一接
点を得るための微小距離ｄ及びアパーチュアＡを形成す
る手段を示す断面図である。
【符号の説明】
１ コレクタ層 ３ 半導体層（ベース層） ５ 半導体層 5a エミッタ層 ８ フォトレジスト層 ９ 金属層 10 カプセル封止誘電体層 11 第１カプセル封止接点 12 スペーサ 16 第２金属層 17 第３誘電体層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/205

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 スペーサを設けた第１カプセル封止電極
    接点Ｅ及びこの第１接点に設けられた第２自己整合電極
    接点Ｂを各半導体層に設けるようにした集積半導体装置
    を自己整合により製造するに当たり、 a0) 前記第１及び第２電極接点を夫々受けるための第１
    及び第２半導体層を形成し； b0) 前記第１半導体層に堆積されたフォトレジスト層
    に、オーバーハング側部を有する開口B0をいわゆる像反
    転法により形成し; c0) この開口内に第１電極接点Ｅを形成する第１金属層
    を堆積し、この接点Ｅには前記開口のオーバーハング側
    部F1から僅かの距離の個所に横方向に位置する上側縁部
    を有し、前記フォトレジスト層のオーバーハング側部F1
    よりも高さの低いオーバーハング側部F2を設け、これに
    より前記第１接点の基部を中心とするアパーチュアを残
    存させ； d0) 前記僅かな距離の値よりも厚い厚さの第１誘電体層
    を堆積し、これにより前記アパーチュアを充填すること
    なく前記第１電極接点をカプセル封止し； e0) 前記カプセル封止されたままの前記第１電極接点Ｅ
    の囲りの前記誘電体層及び金属層をリフトオフし； f0) 前記第１カプセル封止電極接点Ｅを中心とするスペ
    ーサを形成することを特徴とする集積半導体装置の製造
    方法。
  2. 【請求項２】 前記ステップb0中、前記フォトレジスト
    層の開口B0のオーバーハング側部にはほぼ垂直な上側部
    分F1′と、彎曲部が前記開口B0に向かう凸状の下側部分
    Ｆ1 ″とを設けるようにしたことを特徴とする請求項１
    に記載の集積半導体装置の製造方法。
  3. 【請求項３】 前記開口B0のオーバーハング側部に、ほ
    ぼ垂直な上側部分F1′及び前記開口B0に向かう凸状の下
    側部分F1″を設けるために、前記像反転処理には、少な
    くとも次のステップ、 ・ オーバーハング側部を有する開口B0を設けるべき処
    理により反転し得るポジ型のフォトレジストによって前
    記第１半導体層の上側表面を被覆し、このフォトレジス
    トに第一の熱処理を施す、 ・ 開口B0を形成するように最終的に位置決めされたフ
    ォトレジスト領域の表面を保護するマスクを設ける、 ・ フォトレジストを第１の紫外線λ1 によって、前記
    開口B0の垂直側部の部分F1′に必要な高さにほぼ等し
    く、その全体の厚さよりも薄い厚さe1に亘って照射す
    る、 ・ 前記マスクを除去し、前記フォトレジストをベイク
    してこれを前記照射領域に硬化させる、 ・ 前記フォトレジストをその厚さ全体に亘り完全に照
    射し、開口B0となるべき領域の外側の領域を前の処理に
    より現在の処理のマスクとし、この際の照射を第２の紫
    外線λ2 ≧λ1 とする、 ・ 後期にベークされなかった照射領域、即ち、開口B0
    の領域を溶解し得る溶剤で前記フォトレジストを現像
    し、これにより照射後にベークされ、且つ僅かな厚さに
    亘って照射された部分に設けられたほぼ垂直な側部F1′
    と、照射後に最終的にベークされることなく厚さ全体に
    亘り照射された部分に設けられたアンダーエッチング側
    部F1″とを有する開口を形成するステップを具えること
    を特徴とする請求項２に記載の集積半導体装置の製造方
    法。
  4. 【請求項４】 前記ステップC0中、前記第１金属電極Ｅ
    の側部Ｅの上側縁を、前記オーバーハング側部F1が前記
    上側部分F1′及び下側部分F1″間で、その曲率が変化す
    部分において前記開口B0のオーバーハング側部F1から僅
    かに横方向距離まで延在するようにしたことを特徴とす
    る請求項２及び３の何れかの項に記載の集積半導体装置
    の製造方法。
  5. 【請求項５】 前記ステップf0中、前記スペーサは厚さ
    h1が特に均一な第２の誘電体層を堆積して形成し、その
    後この第２誘電体層を前記特定の値h1に等しい高さまで
    エッチング除去し、この第２誘電体層の材料を前記第１
    誘電体層の材料と同一とすることを特徴とする請求項１
    乃至４の何れかの項に記載の集積半導体装置の製造方
    法。
  6. 【請求項６】 前記ステップa0中、前記第１の層を前記
    第２の層の表面に形成し、この第１の層を１導電型と
    し、第２の層を反対導電型とすることを特徴とする請求
    項５に記載の集積半導体装置の製造方法。
  7. 【請求項７】 集積半導体装置の製造方法において、次
    のステップ、 g0) スペーサを設けた第１カプセル封止電極接点Ｅの周
    囲の第１、即ち、上側半導体層をエッチング除去し、こ
    の接点は、隣接する第２半導体層に到達すまるで前記ス
    ペーサの下側をアンダーエッチングするマスクとして用
    いるようにし； h0) 前記スペーサを有する第１カプセル封止接点Ｅと、
    マスクの開口の縁部とによって画成される第２電極接点
    Ｂを形成するための第２金属層を堆積し； i0) 前記カプセル封止、スペーサ、マスク並びに前のス
    テップでカプセル封止、スペーサ及びマスク上に堆積さ
    れた金属層の部分を除去するステップを更に具えること
    を特徴とする請求項６に記載の集積半導体装置の製造方
    法。
  8. 【請求項８】 前記ステップi0中、不所望な素子の除去
    は次のステップ、 i1) ほぼ平坦な上側面を有するカプセル封止及びスペー
    サの材料とは異なる材料の第３誘電体層を堆積し；この
    際第１カプセル封止電極接点を覆う第２金属層の部分は
    露出したままとし； i2) 前記第１カプセル封止電極接点Ｅを覆う第２金属層
    の部分を除去し、この際この第１接点はそのカプセル封
    止で保護し、第２電極接点Ｂは第３誘電体層で保護
    し、； i3) 前記第１電極接点Ｅのスペーサ及びカプセル封止を
    除去し； i4) 前記第３誘電体層を除去し、前記マスク及びこれを
    覆う金属層の部分をリフトオフするようにしたことを特
    徴とする請求項７に記載の集積半導体装置の製造方法。
  9. 【請求項９】 前記ステップi1中、前記第３誘電体層
    は、フォトレジスト又はポリイミドにおける如き平均化
    法により形成することを特徴とする請求項８に記載の集
    積半導体装置の製造方法。
  10. 【請求項１０】 前記ステップi2中、前記金属層の部分
    の除去は化学的手段により行なうことを特徴とする請求
    項８及び９の何れかの項に記載の集積半導体装置の製造
    方法。
  11. 【請求項１１】 前記ステップf0中、前記特定の値h1は
    前記第１及び第２電極接点間の所望の距離に等しくなる
    ようにしたことを特徴とする請求項５乃至１０のいずれ
    かの項に記載の集積半導体装置の製造方法。
  12. 【請求項１２】 非プレーナバイポーラヘテロ接合トラ
    ンジスタを具える集積半導体装置を自己整合により製造
    するに当り、交互に導電型の異なる３つの重畳半導体
    層、即ち下側層から上側層に向かって夫々コレクタ層、
    ベース層及びエミッタ層を少なくとも形成し、少なくと
    もそベース層及びエミッタ層間に少なくとも１つのヘテ
    ロ接合を形成して前記トランジスタを製造する方法にお
    いて、前記エミッタ接点及びベース接点、即ち第１接点
    Ｅ及び第２接点Ｂは、請求項５乃至１１何れかの項に記
    載の方法により前記エミッタ層及びベース層上に形成す
    ることを特徴とする集積半導体装置の製造方法。
  13. 【請求項１３】 前記バイポーラヘテロ接合トランジス
    タのコレクタ接点Ｃ、即ち第３電極接点を形成するため
    に、次のステップ、 j0) 前記コレクタ接点Ｃに予定された領域に一致する開
    口を有するマスクを形成し； k0) これら開口内の半導体層をコレクタ層までエッチン
    グ除去し; l0) コレクタ接点を形成する第３金属層を堆積し； m0) 前記マスク及びこれを覆う第３金属層の不所望な部
    分をリフトオフするステップを更に具えることを特徴と
    する請求項１２に記載の集積半導体装置の製造方法。
JP3039053A 1990-02-09 1991-02-12 集積半導体装置の製造方法 Expired - Lifetime JP2558016B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9001531A FR2658362A1 (fr) 1990-02-09 1990-02-09 Procede de realisation par autoalignement, d'un dispositif semiconducteur integre, comprenant au moins la formation d'un premier contact d'electrode encapsule et muni d'espaceurs et d'un second contact d'electrode autoaligne sur celui-ci.
FR9001531 1990-02-09

Publications (2)

Publication Number Publication Date
JPH0794523A true JPH0794523A (ja) 1995-04-07
JP2558016B2 JP2558016B2 (ja) 1996-11-27

Family

ID=9393543

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3039053A Expired - Lifetime JP2558016B2 (ja) 1990-02-09 1991-02-12 集積半導体装置の製造方法

Country Status (5)

Country Link
US (1) US5124275A (ja)
EP (1) EP0441450B1 (ja)
JP (1) JP2558016B2 (ja)
DE (1) DE69120981T2 (ja)
FR (1) FR2658362A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011124296A (ja) * 2009-12-09 2011-06-23 Showa Denko Kk 半導体発光素子の製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2711451B1 (fr) * 1993-10-18 1995-11-17 Jackie Etrillard Procédé d'obtention de contacts conducteurs auto-alignés pour composants électroniques.
US5494853A (en) * 1994-07-25 1996-02-27 United Microelectronics Corporation Method to solve holes in passivation by metal layout
US5486483A (en) * 1994-09-27 1996-01-23 Trw Inc. Method of forming closely spaced metal electrodes in a semiconductor device
US5924006A (en) * 1994-11-28 1999-07-13 United Microelectronics Corp. Trench surrounded metal pattern
JP3349001B2 (ja) * 1994-12-29 2002-11-20 ソニー株式会社 金属膜の形成方法
US5915201A (en) * 1995-11-22 1999-06-22 United Microelectronics Corporation Trench surrounded metal pattern
US5677241A (en) * 1995-12-27 1997-10-14 Micron Technology, Inc. Integrated circuitry having a pair of adjacent conductive lines and method of forming
DE19944740C2 (de) * 1999-09-17 2001-10-25 Infineon Technologies Ag Abscheidung verschiedener Untergrundschichten für selektives Schichtwachstum in der Halbleiterfertigung
US20030015494A1 (en) * 2001-07-20 2003-01-23 Seagate Technology Llc Single layer resist lift-off process and apparatus for submicron structures
DE10297185T5 (de) * 2001-11-10 2004-10-07 Trikon Holdings Ltd Verfahren zur Ausbildung einer gemusterten Metallschicht
GB0127075D0 (en) 2001-11-10 2002-01-02 Trikon Holdings Ltd Method of forming a patterned metal layer
DE10261364B4 (de) * 2002-12-30 2004-12-16 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer temperbarer Mehrschichtkontaktbeschichtung, insbesondere einer temperbaren Mehrschichtkontaktmetallisierung
US9502248B1 (en) * 2015-10-16 2016-11-22 Infineon Technologies Ag Methods for making a semiconductor chip device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4253888A (en) * 1978-06-16 1981-03-03 Matsushita Electric Industrial Co., Ltd. Pretreatment of photoresist masking layers resulting in higher temperature device processing
JPS60196958A (ja) * 1984-03-21 1985-10-05 Oki Electric Ind Co Ltd 半導体集積回路の製造方法
US4755477A (en) * 1987-03-24 1988-07-05 Industrial Technology Research Institute Overhang isolation technology
JPS63276230A (ja) * 1987-05-08 1988-11-14 Mitsubishi Electric Corp 半導体装置の製造方法
DE3877121D1 (de) * 1987-10-23 1993-02-11 Siemens Ag Verfahren zur herstellung eines planaren selbstjustierten heterobipolartransistors.
FR2625613B1 (ja) * 1987-12-30 1990-05-04 Labo Electronique Physique
FR2625612B1 (fr) * 1987-12-30 1990-05-04 Labo Electronique Physique Procede de realisation d'un dispositif semiconducteur du type transistor bipolaire a heterojonction
GB2220298A (en) * 1988-06-29 1990-01-04 Philips Nv A method of manufacturing a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011124296A (ja) * 2009-12-09 2011-06-23 Showa Denko Kk 半導体発光素子の製造方法

Also Published As

Publication number Publication date
FR2658362A1 (fr) 1991-08-16
DE69120981T2 (de) 1997-02-06
US5124275A (en) 1992-06-23
JP2558016B2 (ja) 1996-11-27
EP0441450B1 (fr) 1996-07-24
DE69120981D1 (de) 1996-08-29
EP0441450A1 (fr) 1991-08-14

Similar Documents

Publication Publication Date Title
JP2558016B2 (ja) 集積半導体装置の製造方法
US6368929B1 (en) Method of manufacturing a semiconductor component and semiconductor component thereof
US20020048858A1 (en) Methods of t-gate fabrication using a hybrid resist
JP4015756B2 (ja) 半導体装置の製造方法
JP2005507556A (ja) 横方向に延在したエッチングマスクを用いた薄膜のリフトオフ方法及びデバイス
US4792534A (en) Method of manufacturing a semiconductor device involving sidewall spacer formation
EP0263341B1 (en) An improved process for preparing a charge coupled device with charge transfer direction biasing implants
JPH04266027A (ja) 傾斜エッチング方法
EP0810645B1 (en) Method of fabricating double photoresist layer self-aligned heterojunction bipolar transistor
KR101098401B1 (ko) Ⅲ-ⅴ화합물반도체를 이용한 전계효과트랜지스터의 제조방법
JPH05502760A (ja) 半導体デバイスのメサ構造体に電気的接触片を製造するための処理方法
JPS592385B2 (ja) メサ型非活性Ｖゲ−トＧａＡｓ電界効果トランジスタとその製造方法
JPH022175A (ja) 薄膜トランジスタ及びその製造方法
JP2673815B2 (ja) 半導体装置の製造方法
JPH0684950A (ja) 電界効果トランジスタの製造方法
JPH10256181A (ja) 半導体装置の製造方法
JPS6037173A (ja) 電界効果トランジスタの製造方法
JP4562890B2 (ja) 電荷結合素子の製造方法
JP2652657B2 (ja) ゲート電極形成方法
JPH0653183A (ja) 薄膜素子の製造方法
JPH0653246A (ja) 電界効果トランジスタの製法
JPH0575067A (ja) 半導体装置の製造方法
JP3153560B2 (ja) 半導体装置の製造方法
EP0416924A2 (en) Method of producing conductive members on a semiconductor surface
KR980011975A (ko) InGaP층의 식각방법