JPH0794609A - 不揮発性半導体記憶素子とその製造方法 - Google Patents
不揮発性半導体記憶素子とその製造方法Info
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- JPH0794609A JPH0794609A JP5273263A JP27326393A JPH0794609A JP H0794609 A JPH0794609 A JP H0794609A JP 5273263 A JP5273263 A JP 5273263A JP 27326393 A JP27326393 A JP 27326393A JP H0794609 A JPH0794609 A JP H0794609A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】浮遊ゲート型の不揮発性メモリにおいて、ソー
ス端に高電界領域を発生することで、ホットエレクトロ
ン注入を効率よく行い、低電圧（≦３Ｖ）書き込みを可
能とする。 【構成】Ｐ型シリコン基板１にＮ型のソース・ドレイン
領域１０Ｓ，１０Ｄを形成し、このソース・ドレイン領
域との間のチャネル領域上、第１ゲート絶縁膜３、浮遊
電極４ｂ、第２ゲート絶縁膜５、制御ゲート電極６ａを
積層して形成する。このとき、ドレイン領域１０Ｄは浮
遊ゲート電極４ｂとオーバラップして隣接し、ソース領
域１０Ｓは浮遊ゲート電極４ｂと重ならないようオフセ
ット領域（ＬＯＦＦ）を設けて形成する。このオフセッ
ト領域にＰ＋型領域１３を形成することによって、書き
込み動作時に電界集中を起こし、ホットエレクトロン発
生・注入を効率よく行う。
ス端に高電界領域を発生することで、ホットエレクトロ
ン注入を効率よく行い、低電圧（≦３Ｖ）書き込みを可
能とする。 【構成】Ｐ型シリコン基板１にＮ型のソース・ドレイン
領域１０Ｓ，１０Ｄを形成し、このソース・ドレイン領
域との間のチャネル領域上、第１ゲート絶縁膜３、浮遊
電極４ｂ、第２ゲート絶縁膜５、制御ゲート電極６ａを
積層して形成する。このとき、ドレイン領域１０Ｄは浮
遊ゲート電極４ｂとオーバラップして隣接し、ソース領
域１０Ｓは浮遊ゲート電極４ｂと重ならないようオフセ
ット領域（ＬＯＦＦ）を設けて形成する。このオフセッ
ト領域にＰ＋型領域１３を形成することによって、書き
込み動作時に電界集中を起こし、ホットエレクトロン発
生・注入を効率よく行う。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶素
子とその製造方法に関し、特に浮遊ゲート電極を有する
不揮発性半導体記憶素子とその製造方法に関する。
子とその製造方法に関し、特に浮遊ゲート電極を有する
不揮発性半導体記憶素子とその製造方法に関する。
【０００２】
【従来の技術】書き込み・消去が可能な不揮発性記憶素
子として、半導体基板表面部のソース領域とドレイン領
域とで挟まれた領域上に、第１のゲート絶縁膜を介して
浮遊ゲート電極を設け、さらにその上に第２ゲート絶縁
膜を介して浮遊ゲート電極と容量結合する制御ゲート電
極を形成した電界効果トランジスタ（ＥＰＲＯＭ）が知
られている。この記憶素子では、浮遊ゲート電極の電荷
蓄積状態の相違によるしきい値電圧の相違をデータの
“０”、“１”として記憶する。
子として、半導体基板表面部のソース領域とドレイン領
域とで挟まれた領域上に、第１のゲート絶縁膜を介して
浮遊ゲート電極を設け、さらにその上に第２ゲート絶縁
膜を介して浮遊ゲート電極と容量結合する制御ゲート電
極を形成した電界効果トランジスタ（ＥＰＲＯＭ）が知
られている。この記憶素子では、浮遊ゲート電極の電荷
蓄積状態の相違によるしきい値電圧の相違をデータの
“０”、“１”として記憶する。
【０００３】この記憶素子に情報を書き込む場合には、
制御ゲート電極を正の高電位にして基板表面にチャネル
を形成し、ドレイン領域に正の電圧を印加する。この
時、チャネル内を走行する電子は、チャネル上に発生し
た高電界によりエネルギーを受け、第１ゲート絶縁膜に
よるポテンシャル障壁を超えて浮遊ゲート電極に注入さ
れる。このように浮遊ゲート電極に電子が注入された状
態を書き込み状態とするこの書き込み動作において、書
き込み電圧を低くすることはきわめて重要である。例え
ば、電気的に書き込みを行い、電気的に全ビットを一括
消去するフラッシュメモリの市場においては、現在の１
２Ｖ／５Ｖ二電源から５Ｖ単一電源化または３Ｖ単一電
源化への移行に対して強い要求があるが、そのためには
書き込み動作における低電圧化が必要である。
制御ゲート電極を正の高電位にして基板表面にチャネル
を形成し、ドレイン領域に正の電圧を印加する。この
時、チャネル内を走行する電子は、チャネル上に発生し
た高電界によりエネルギーを受け、第１ゲート絶縁膜に
よるポテンシャル障壁を超えて浮遊ゲート電極に注入さ
れる。このように浮遊ゲート電極に電子が注入された状
態を書き込み状態とするこの書き込み動作において、書
き込み電圧を低くすることはきわめて重要である。例え
ば、電気的に書き込みを行い、電気的に全ビットを一括
消去するフラッシュメモリの市場においては、現在の１
２Ｖ／５Ｖ二電源から５Ｖ単一電源化または３Ｖ単一電
源化への移行に対して強い要求があるが、そのためには
書き込み動作における低電圧化が必要である。
【０００４】従来、このような低電圧書き込みを実現す
るための半導体記憶素子として、ソース領域とゲート電
極直下部との間にオフセット領域のある浮遊ゲート型電
界効果トランジスタが提案されている。この素子につい
ては、アイイーディーエム・テクニカル・ダイジェスト
誌（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）、
第５８４頁−第５８７頁、１９８６年、アイイーイーイ
ー・エレクトロン・デバイス・レターズ誌（ＩＥＥＥ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）、
第ＥＤＬ−７巻、第５４０頁−第５４２頁、アイイーデ
ィーエム・テクニカル・ダイジェスト誌（ＩＥＤＭ Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）、第３１５頁−第３
１８頁、１９９１年、アイイーイーイー・エレクトロン
・デバイス・レターズ誌（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）、第１３巻、第４６
５頁−第４６７頁、１９９２年などに紹介されている
が、その動作によりＳＩＥＰＲＯＭ（ソース・サイド・
インジェクション（Ｓｏｕｒｃｅ−Ｓｉｄｅ Ｉｎｊｅ
ｃｔｉｏｎ ＥＰＲＯＭ））と呼ばれている。
るための半導体記憶素子として、ソース領域とゲート電
極直下部との間にオフセット領域のある浮遊ゲート型電
界効果トランジスタが提案されている。この素子につい
ては、アイイーディーエム・テクニカル・ダイジェスト
誌（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）、
第５８４頁−第５８７頁、１９８６年、アイイーイーイ
ー・エレクトロン・デバイス・レターズ誌（ＩＥＥＥ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）、
第ＥＤＬ−７巻、第５４０頁−第５４２頁、アイイーデ
ィーエム・テクニカル・ダイジェスト誌（ＩＥＤＭ Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）、第３１５頁−第３
１８頁、１９９１年、アイイーイーイー・エレクトロン
・デバイス・レターズ誌（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）、第１３巻、第４６
５頁−第４６７頁、１９９２年などに紹介されている
が、その動作によりＳＩＥＰＲＯＭ（ソース・サイド・
インジェクション（Ｓｏｕｒｃｅ−Ｓｉｄｅ Ｉｎｊｅ
ｃｔｉｏｎ ＥＰＲＯＭ））と呼ばれている。
【０００５】図１１はＳＩＥＰＲＯＭの構造を示す断面
図である。Ｐ型シリコン基板１のドレイン領域１０Ｄと
ソース領域１０Ｓとで挟まれた部分の表面に浮遊ゲート
電極４ｂが第１ゲート絶縁膜３を介しドレイン領域１０
Ｄにオーバーラップし、かつソース領域１０Ｓに対して
オフセット領域（ＬＯＦＦ）を有した位置に形成され、
浮遊ゲート電極４ｂに第２ゲート絶縁膜５を介して制御
ゲート電極６ａが形成されている。この素子では、オフ
セット領域（ＬＯＦＦ）が高抵抗であるため、制御ゲー
ト電極６ａ、ドレイン領域１０Ｄに印加する電圧が比較
的低くても、ソース側のチャネル部に強い電界集中が起
こり、この高電界によりエネルギーを得たホットエレク
トロンを浮遊ゲート電極４ｂに注入することができる。
なお、消去はＦ−Ｎトンネル電流により浮遊ゲート電極
から電子を放出することにより行なう。
図である。Ｐ型シリコン基板１のドレイン領域１０Ｄと
ソース領域１０Ｓとで挟まれた部分の表面に浮遊ゲート
電極４ｂが第１ゲート絶縁膜３を介しドレイン領域１０
Ｄにオーバーラップし、かつソース領域１０Ｓに対して
オフセット領域（ＬＯＦＦ）を有した位置に形成され、
浮遊ゲート電極４ｂに第２ゲート絶縁膜５を介して制御
ゲート電極６ａが形成されている。この素子では、オフ
セット領域（ＬＯＦＦ）が高抵抗であるため、制御ゲー
ト電極６ａ、ドレイン領域１０Ｄに印加する電圧が比較
的低くても、ソース側のチャネル部に強い電界集中が起
こり、この高電界によりエネルギーを得たホットエレク
トロンを浮遊ゲート電極４ｂに注入することができる。
なお、消去はＦ−Ｎトンネル電流により浮遊ゲート電極
から電子を放出することにより行なう。
【０００６】このＳＩＥＰＲＯＭを試作し、書込み時間
としきい値電圧との関係（書込み特性）を実測した。
としきい値電圧との関係（書込み特性）を実測した。
【０００７】Ｐ型シリコン基板１表面に、膜厚１０ｎｍ
の酸窒化シリコン膜からなる第１ゲート絶縁膜３、膜厚
１５０ｎｍの浮遊ゲート電極４ｂ、膜厚２０ｎｍの酸化
シリコン膜からなる第２ゲート絶縁膜５、膜厚２００ｎ
ｍの制御ゲート電極６ａを形成したのち、ソース領域１
０Ｓ、ドレイン領域１０Ｄを加速電圧７０ｋｅＶ、注入
密度３×１０１５ｃｍ−２で砒素を注入後、９００℃、
３０分の熱拡散により形成した。このイオン注入に際し
ては、ドレイン側はゲート電極と自己整合的に、ソース
側はゲート電極とソース間にオフセット長ＬＯＦＦのイ
オン注入マスクを設けることにより行い、ＳＩＥＰＲＯ
Ｍ構造を形成した。
の酸窒化シリコン膜からなる第１ゲート絶縁膜３、膜厚
１５０ｎｍの浮遊ゲート電極４ｂ、膜厚２０ｎｍの酸化
シリコン膜からなる第２ゲート絶縁膜５、膜厚２００ｎ
ｍの制御ゲート電極６ａを形成したのち、ソース領域１
０Ｓ、ドレイン領域１０Ｄを加速電圧７０ｋｅＶ、注入
密度３×１０１５ｃｍ−２で砒素を注入後、９００℃、
３０分の熱拡散により形成した。このイオン注入に際し
ては、ドレイン側はゲート電極と自己整合的に、ソース
側はゲート電極とソース間にオフセット長ＬＯＦＦのイ
オン注入マスクを設けることにより行い、ＳＩＥＰＲＯ
Ｍ構造を形成した。
【０００８】図１２は、こうして試作したゲート長０．
６μｍ、ゲート幅０．８μｍのＳＩＥＰＲＯＭの書込み
特性の実測値を示すグラフである。オフセット長Ｌ
ＯＦＦの増加に伴い書き込み速度は向上する。
６μｍ、ゲート幅０．８μｍのＳＩＥＰＲＯＭの書込み
特性の実測値を示すグラフである。オフセット長Ｌ
ＯＦＦの増加に伴い書き込み速度は向上する。
【０００９】次に、２次元デバイスシミュレータによる
ＳＩＥＰＲＯＭの解折結果を述べる。
ＳＩＥＰＲＯＭの解折結果を述べる。
【００１０】図１３（ａ），（ｂ）はそれぞれゲート長
０．５μｍ、ＬＯＦＦ＝０．２μｍのＳＩＥＰＲＯＭに
ついて、書き込み動作初期における電位φとチャネル表
面におけるチャネル方向電界強度ＥＸをそれぞれ計算し
た結果である。書き込み動作時の電圧として、制御ゲー
ト電極の電位ＶＣＧが１２Ｖ、ドレイン電圧ＶＤが３
Ｖ、ソース電圧ＶＳが０Ｖ、基板電圧ＶＢが０Ｖであ
る。書き込み動作初期の浮遊ゲート電極の電位ＶＦＧは
６．６Ｖである。さて、図１３（ｂ）に示されるよう
に、チャネル方向電界強度ＥＸは、ソース側の端部で鋭
いピークＥｍをもつ。同様に２次元デバイスシミュレー
タにより求めた、ＬＯＦＦ＝０〜０．２μｍのＳＩＥＰ
ＲＯＭについてのＥｍの値を図１４に示す。ここで明ら
かなように、ＳＩＥＰＲＯＭでは書き込み動作時に発生
するチャネル上の電界はオフセット長ＬＯＦＦにより決
定され、チャネル上の最大電界強度ＥｍはＬＯＦＦの増
加に伴い増大する。
０．５μｍ、ＬＯＦＦ＝０．２μｍのＳＩＥＰＲＯＭに
ついて、書き込み動作初期における電位φとチャネル表
面におけるチャネル方向電界強度ＥＸをそれぞれ計算し
た結果である。書き込み動作時の電圧として、制御ゲー
ト電極の電位ＶＣＧが１２Ｖ、ドレイン電圧ＶＤが３
Ｖ、ソース電圧ＶＳが０Ｖ、基板電圧ＶＢが０Ｖであ
る。書き込み動作初期の浮遊ゲート電極の電位ＶＦＧは
６．６Ｖである。さて、図１３（ｂ）に示されるよう
に、チャネル方向電界強度ＥＸは、ソース側の端部で鋭
いピークＥｍをもつ。同様に２次元デバイスシミュレー
タにより求めた、ＬＯＦＦ＝０〜０．２μｍのＳＩＥＰ
ＲＯＭについてのＥｍの値を図１４に示す。ここで明ら
かなように、ＳＩＥＰＲＯＭでは書き込み動作時に発生
するチャネル上の電界はオフセット長ＬＯＦＦにより決
定され、チャネル上の最大電界強度ＥｍはＬＯＦＦの増
加に伴い増大する。
【００１１】さて、ラッキー・エレクトロン・モデルに
よれば、例えば、アイイーイーイー・トランザクション
・オン・エレクトロン・デバイセス誌（ＩＥＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ）第ＥＤ−３１巻、第１１１６頁−第１１２５
頁、１９８２年）に示されているように、
よれば、例えば、アイイーイーイー・トランザクション
・オン・エレクトロン・デバイセス誌（ＩＥＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ）第ＥＤ−３１巻、第１１１６頁−第１１２５
頁、１９８２年）に示されているように、
【００１２】 Ｉｇ＝Ｉｄ∫ｅｘｐ（−φｂ／ｑＥｍλ）Ｐ（Ｅｏｘ）ｄｘ ≒ＣＩｄｅｘｐ（−φｂ／ｑＥｍλ）
【００１３】と表される。
【００１４】ここで、Ｉｄは書き込み動作時のドレイン
電流、φｂはシリコン−酸化シリコン膜間のポテンシャ
ル障壁、λは電子の散乱平均自由工程、Ｐ（ＥＯＸ）は
シリコン−酸化シリコン膜界面で酸化シリコン膜中に注
入された電子が酸化シリコン膜内部へ流入する確率、Ｃ
は定数である。上式によれば、書き込み時のゲート電流
Ｉｇを増加させるためにはＥｍの増加が有効である。図
１４に示した計算結果を考えると、ＬＯＦＦを大きく
し、Ｅｍを増大させることにより、ＳＩＥＰＲＯＭの書
き込み速度を向上することができる。これは図１２に示
した測定結果と一致する。
電流、φｂはシリコン−酸化シリコン膜間のポテンシャ
ル障壁、λは電子の散乱平均自由工程、Ｐ（ＥＯＸ）は
シリコン−酸化シリコン膜界面で酸化シリコン膜中に注
入された電子が酸化シリコン膜内部へ流入する確率、Ｃ
は定数である。上式によれば、書き込み時のゲート電流
Ｉｇを増加させるためにはＥｍの増加が有効である。図
１４に示した計算結果を考えると、ＬＯＦＦを大きく
し、Ｅｍを増大させることにより、ＳＩＥＰＲＯＭの書
き込み速度を向上することができる。これは図１２に示
した測定結果と一致する。
【００１５】
【発明が解決しようとする課題】以上説明したように、
このＳＩＥＰＲＯＭにおける書き込み動作時のチャネル
上の電界は物理的なオフセット長により決定される。書
き込み電圧を低くするためには、オフセット長ＬＯＦＦ
を長くとり、チャネル上の電界強度を大きくする必要が
ある。しかし、オフセット長ＬＯＦＦの増大は素子の読
み出し電流を減少させ、素子面積を増加させてしまい、
高速読み出しが可能な微細素子の設計を行う上での障害
となる。また、素子性能のバラツキを抑えるため、オフ
セット長ＬＯＦＦを精密制御することが要求されるが、
製造プロセス技術が同じ場合、オフセットの形成工程の
ない通常のＥＰＲＯＭに比べ、歩留まりが低下してしま
う。
このＳＩＥＰＲＯＭにおける書き込み動作時のチャネル
上の電界は物理的なオフセット長により決定される。書
き込み電圧を低くするためには、オフセット長ＬＯＦＦ
を長くとり、チャネル上の電界強度を大きくする必要が
ある。しかし、オフセット長ＬＯＦＦの増大は素子の読
み出し電流を減少させ、素子面積を増加させてしまい、
高速読み出しが可能な微細素子の設計を行う上での障害
となる。また、素子性能のバラツキを抑えるため、オフ
セット長ＬＯＦＦを精密制御することが要求されるが、
製造プロセス技術が同じ場合、オフセットの形成工程の
ない通常のＥＰＲＯＭに比べ、歩留まりが低下してしま
う。
【００１６】
【課題を解決するための手段】本発明の不揮発性半導体
記憶素子は、半導体基板表面部のＰ型領域にそれぞれ選
択的に形成されたＮ型のドレイン領域およびソース領域
と、前記ドレイン領域とソース領域とで挟まれた前記Ｐ
型領域の表面を第１ゲート絶縁膜を介して選択的に被覆
する浮遊ゲート電極および前記浮遊ゲート電極表面に第
２ゲート絶縁膜を介して被着された制御ゲート電極とを
有し、前記ソース領域と前記浮遊ゲート電極直下部との
間に、オフセット領域が設けられた不揮発性半導体記憶
装置において、前記オフセット領域に前記Ｐ型領域より
高濃度のＰ＋型領域が設けられているというものであ
る。
記憶素子は、半導体基板表面部のＰ型領域にそれぞれ選
択的に形成されたＮ型のドレイン領域およびソース領域
と、前記ドレイン領域とソース領域とで挟まれた前記Ｐ
型領域の表面を第１ゲート絶縁膜を介して選択的に被覆
する浮遊ゲート電極および前記浮遊ゲート電極表面に第
２ゲート絶縁膜を介して被着された制御ゲート電極とを
有し、前記ソース領域と前記浮遊ゲート電極直下部との
間に、オフセット領域が設けられた不揮発性半導体記憶
装置において、前記オフセット領域に前記Ｐ型領域より
高濃度のＰ＋型領域が設けられているというものであ
る。
【００１７】また、本発明の不揮発性半導体記憶素子の
製造方法は、表面部にＰ型領域を有する半導体基板に素
子分離構造体を形成して素子形成領域を区画する工程
と、前記素子形成領域の前記半導体基板表面を被覆して
第１ゲート絶縁膜を形成し第１の導体膜を堆積し前記第
１の導体膜を前記素子形成領域とその近傍上に残してパ
ターニングして浮遊ゲート用導体膜を形成する工程と、
前記浮遊ゲート用導体膜を被覆して第２ゲート絶縁膜を
形成し第２の導体膜を堆積したのち前記第２の導体膜、
第２ゲート絶縁膜および浮遊ゲート用導体膜をパターニ
ングして前記素子形成領域の中央部を横断する積層ゲー
ト構造体を形成する工程と、前記積層ゲート構造体の設
けられていない前記素子形成領域の一方であるソース形
成領域に所定のイオンを注入してＰ＋型領域を形成する
工程と、前記積層ゲート構造体の前記ソース形成領域側
の側面にスペーサを形成しイオン注入を行ないＮ型のソ
ース領域およびドレイン領域を形成する工程とを有する
というものである。
製造方法は、表面部にＰ型領域を有する半導体基板に素
子分離構造体を形成して素子形成領域を区画する工程
と、前記素子形成領域の前記半導体基板表面を被覆して
第１ゲート絶縁膜を形成し第１の導体膜を堆積し前記第
１の導体膜を前記素子形成領域とその近傍上に残してパ
ターニングして浮遊ゲート用導体膜を形成する工程と、
前記浮遊ゲート用導体膜を被覆して第２ゲート絶縁膜を
形成し第２の導体膜を堆積したのち前記第２の導体膜、
第２ゲート絶縁膜および浮遊ゲート用導体膜をパターニ
ングして前記素子形成領域の中央部を横断する積層ゲー
ト構造体を形成する工程と、前記積層ゲート構造体の設
けられていない前記素子形成領域の一方であるソース形
成領域に所定のイオンを注入してＰ＋型領域を形成する
工程と、前記積層ゲート構造体の前記ソース形成領域側
の側面にスペーサを形成しイオン注入を行ないＮ型のソ
ース領域およびドレイン領域を形成する工程とを有する
というものである。
【００１８】
【作用】上述した手段によれば、オフセット長が一定で
あっても、Ｐ＋型領域の不純物濃度によりオフセット領
域の抵抗値を設定できるので、従来基板Ｐ型領域の不純
物濃度とオフセット長とにより設定していた場合に比
べ、より幅広く自由に行える。その結果、書き込み動作
時により大きなチャネル方向電界強度の最大値Ｅｍを得
ることができ、書き込み速度を増加することができる。
すなわち、オフセット長を大きくとることなく、書き込
み電圧を低くすることが可能となる。
あっても、Ｐ＋型領域の不純物濃度によりオフセット領
域の抵抗値を設定できるので、従来基板Ｐ型領域の不純
物濃度とオフセット長とにより設定していた場合に比
べ、より幅広く自由に行える。その結果、書き込み動作
時により大きなチャネル方向電界強度の最大値Ｅｍを得
ることができ、書き込み速度を増加することができる。
すなわち、オフセット長を大きくとることなく、書き込
み電圧を低くすることが可能となる。
【００１９】また、製造プロセス上、従来技術では成膜
とドライエッチングとによって決定されるオフセット長
で書き込み特性が定まっていたが、上述した手段によれ
ば、イオン注入と熱拡散とにより定まるＰ＋型領域の不
純物濃度に応じたオフセット長を選択することができ、
プロセス設計の自由度が増し書き込み特性の揃った素子
の製造を行うことができる。
とドライエッチングとによって決定されるオフセット長
で書き込み特性が定まっていたが、上述した手段によれ
ば、イオン注入と熱拡散とにより定まるＰ＋型領域の不
純物濃度に応じたオフセット長を選択することができ、
プロセス設計の自由度が増し書き込み特性の揃った素子
の製造を行うことができる。
【００２０】
【実施例】次に図面を参照して本発明の実施例について
説明する。
説明する。
【００２１】図１は本発明の第１の実施例を示す半導体
チップの断面図である。
チップの断面図である。
【００２２】この実施例は、ボロン濃度２×１０１５ｃ
ｍ−３のＰ型シリコン基板１（あるいはＰ−型シリコン
基板にＰウェルを形成したものでもよく、その場合はＰ
ウェルの表面部の濃度が２×１０１５ｃｍ−３）の表面
部に選択的に形成されたＮ型のドレイン領域１０Ｄおよ
びソース領域１０Ｓと、ドレイン領域１０Ｄとソース領
域１０Ｓとで挟まれたＰ型シリコン基板領域の表面を第
１ゲート絶縁膜３（厚さ１０ｎｍの酸化シリコン膜）を
介して選択的に被覆する浮遊ゲート電極４ｂおよび浮遊
ゲート電極４ｂ表面に第２ゲート絶縁膜５（厚さ２０ｎ
ｍの酸化シリコン膜）を介して被着された制御ゲート電
極６ａとを有し、ソース領域１０Ｓと浮遊ゲート電極４
ｂ直下部との間に、オフセット領域（オフセット長Ｌ
ＯＦＦ）が設けられた不揮発性半導体記憶装置におい
て、前述のオフセット領域にＰ型シリコン基板１より高
濃度のＰ＋型領域１３が設けられているというものであ
る。
ｍ−３のＰ型シリコン基板１（あるいはＰ−型シリコン
基板にＰウェルを形成したものでもよく、その場合はＰ
ウェルの表面部の濃度が２×１０１５ｃｍ−３）の表面
部に選択的に形成されたＮ型のドレイン領域１０Ｄおよ
びソース領域１０Ｓと、ドレイン領域１０Ｄとソース領
域１０Ｓとで挟まれたＰ型シリコン基板領域の表面を第
１ゲート絶縁膜３（厚さ１０ｎｍの酸化シリコン膜）を
介して選択的に被覆する浮遊ゲート電極４ｂおよび浮遊
ゲート電極４ｂ表面に第２ゲート絶縁膜５（厚さ２０ｎ
ｍの酸化シリコン膜）を介して被着された制御ゲート電
極６ａとを有し、ソース領域１０Ｓと浮遊ゲート電極４
ｂ直下部との間に、オフセット領域（オフセット長Ｌ
ＯＦＦ）が設けられた不揮発性半導体記憶装置におい
て、前述のオフセット領域にＰ型シリコン基板１より高
濃度のＰ＋型領域１３が設けられているというものであ
る。
【００２３】なお、例えばＬＯＦＦ＝０．１μｍ〜０．
１３μｍ、ソース・ドレイン領域を加速電圧７０ｋｅ
Ｖ、注入密度３×１０１５ｃｍ−２で砒素をイオン注入
後、９００℃、３０分の熱拡散により形成し、Ｐ＋型領
域を加速電圧７０ｋｅＶ、注入密度４×１０１３ｃｍ
−２でボロンを注入後、９００℃、３０分の熱拡散によ
り形成した。
１３μｍ、ソース・ドレイン領域を加速電圧７０ｋｅ
Ｖ、注入密度３×１０１５ｃｍ−２で砒素をイオン注入
後、９００℃、３０分の熱拡散により形成し、Ｐ＋型領
域を加速電圧７０ｋｅＶ、注入密度４×１０１３ｃｍ
−２でボロンを注入後、９００℃、３０分の熱拡散によ
り形成した。
【００２４】図２（ａ）は本実施例によるＳＩＥＰＲＯ
Ｍの書き込み特性を示すグラフである。ゲート長０．６
μｍ、ゲート幅０．８μｍ、ＬＯＦＦ＝０．１３μｍの
素子に、ＶＣＧ＝１２Ｖ、ＶＤ＝３Ｖ、ＶＳ＝ＶＢ＝０
Ｖの条件で書き込みを行なったときのしきい値電圧Ｖ
ＴＭの変化の実測値を示す。
Ｍの書き込み特性を示すグラフである。ゲート長０．６
μｍ、ゲート幅０．８μｍ、ＬＯＦＦ＝０．１３μｍの
素子に、ＶＣＧ＝１２Ｖ、ＶＤ＝３Ｖ、ＶＳ＝ＶＢ＝０
Ｖの条件で書き込みを行なったときのしきい値電圧Ｖ
ＴＭの変化の実測値を示す。
【００２５】また、図２（ｂ）はこのＳＩＥＰＲＯＭの
ボロン注入量と書き込み電圧ＶＤＷおよび書き込み電流
ＩＤＷとの関係を示す図である。ここでＶＤＷおよびＩ
ＤＷは、書き込み開始電圧、電流でホットエレクトロン
を浮遊ゲート電極に注入するのに必要な最小のドレイン
電圧、電流である。
ボロン注入量と書き込み電圧ＶＤＷおよび書き込み電流
ＩＤＷとの関係を示す図である。ここでＶＤＷおよびＩ
ＤＷは、書き込み開始電圧、電流でホットエレクトロン
を浮遊ゲート電極に注入するのに必要な最小のドレイン
電圧、電流である。
【００２６】ボロン（Ｂ）の注入量が多いほど書き込み
効率がよくなることが判る。あるいは、書き込み効率を
同じにするのにより小さなオフセット長でよいことにな
る。
効率がよくなることが判る。あるいは、書き込み効率を
同じにするのにより小さなオフセット長でよいことにな
る。
【００２７】図３（ａ），（ｂ）に本実施例のＳＩＥＰ
ＲＯＭの書き込み動作初期における電位φの分布とチャ
ネル方向電界強度ＥＸのシミュレーション結果を示すグ
ラフである。ＥＸはチャネル表面（図３（ａ）の深さ
１．１０μｍのところ）での値であり、ゲート長０．５
μｍ、ＬＯＦＦ＝０．１μｍ、書き込み動作時の電圧
は、制御ゲート電極の電位ＶＣＧが１２Ｖ、ドレイン電
圧ＶＤが３Ｖ、ソース電圧ＶＳが０Ｖ、基板電圧ＶＢが
０Ｖである。
ＲＯＭの書き込み動作初期における電位φの分布とチャ
ネル方向電界強度ＥＸのシミュレーション結果を示すグ
ラフである。ＥＸはチャネル表面（図３（ａ）の深さ
１．１０μｍのところ）での値であり、ゲート長０．５
μｍ、ＬＯＦＦ＝０．１μｍ、書き込み動作時の電圧
は、制御ゲート電極の電位ＶＣＧが１２Ｖ、ドレイン電
圧ＶＤが３Ｖ、ソース電圧ＶＳが０Ｖ、基板電圧ＶＢが
０Ｖである。
【００２８】図３（ｂ）から明らかなように、チャネル
上のチャネル方向電界強度ＥＸは、ソース側の端部で鋭
いピークＥｍをもつ。このピーク強度Ｅｍは、図１３
（ｂ）に示されるＬＯＦＦ＝０．２μｍの従来のＳＩＥ
ＰＲＯＭの場合と同程度である。すなわち、小さいオフ
セット長ＬＯＦＦで、大きなチャネル方向最大電界強度
Ｅｍを得ることが可能である。
上のチャネル方向電界強度ＥＸは、ソース側の端部で鋭
いピークＥｍをもつ。このピーク強度Ｅｍは、図１３
（ｂ）に示されるＬＯＦＦ＝０．２μｍの従来のＳＩＥ
ＰＲＯＭの場合と同程度である。すなわち、小さいオフ
セット長ＬＯＦＦで、大きなチャネル方向最大電界強度
Ｅｍを得ることが可能である。
【００２９】次に本発明の第２の実施例について説明す
る。
る。
【００３０】図４は第２の実施例を示す半導体チップの
断面図である。
断面図である。
【００３１】この実施例はＰ＋型領域１３ａの表面部に
ソース領域１０ｓに連結してＮ−型ソース領域１４が設
けらている。その他は第１の実施例に準じる。Ｐ＋型領
域１３ａの形成条件は第１の実施例と同じであり、Ｎ−
型ソース領域は加速電圧４０ｋｅＶ、注入密度４×１０
１３ｃｍ−２でリンを注入後、４００℃、３０分の熱拡
散を行なって形成する。
ソース領域１０ｓに連結してＮ−型ソース領域１４が設
けらている。その他は第１の実施例に準じる。Ｐ＋型領
域１３ａの形成条件は第１の実施例と同じであり、Ｎ−
型ソース領域は加速電圧４０ｋｅＶ、注入密度４×１０
１３ｃｍ−２でリンを注入後、４００℃、３０分の熱拡
散を行なって形成する。
【００３２】図５はＮ−型ソース領域の不純物（リン）
イオン注入濃度と読み出し電流および書き込み時間との
関係を示すグラフである。ここで、読み出し電流は、Ｖ
ＣＧ＝１２Ｖ、ＶＤ＝１Ｖ、ＶＳ＝ＶＢ＝０Ｖのときの
ドレイン電流値（ＩＤＳ）、書き込み時間は、ＶＣＧ＝
１２Ｖ、ＶＤ＝３Ｖ、ＶＳ＝ＶＢ＝０Ｖで書き込みを行
なったとき、しきい値電圧が１Ｖから６Ｖに変化するの
に必要な時間である。Ｎ−型ソース領域の不純物濃度を
増加させることによって、書き込み速度をそれほど減少
させることなく、読み出し電流を増やすことが可能とな
ることが判る。これは、セルの高速読み出しにきわめて
重要である。このように、読み出し電流を増加させ、同
時に、書き込み速度も第１の実施例より劣るとはいえ大
きく保つことができるのは、オフセット領域の抵抗値は
小さくなるとはいえＮ−型ソース領域とＰ＋型領域とが
交差するあたり（図４のＡ点）において不純物プロファ
イルが急峻であるため、なお、書き込み時に多きなＥｍ
を得ることができるからである。
イオン注入濃度と読み出し電流および書き込み時間との
関係を示すグラフである。ここで、読み出し電流は、Ｖ
ＣＧ＝１２Ｖ、ＶＤ＝１Ｖ、ＶＳ＝ＶＢ＝０Ｖのときの
ドレイン電流値（ＩＤＳ）、書き込み時間は、ＶＣＧ＝
１２Ｖ、ＶＤ＝３Ｖ、ＶＳ＝ＶＢ＝０Ｖで書き込みを行
なったとき、しきい値電圧が１Ｖから６Ｖに変化するの
に必要な時間である。Ｎ−型ソース領域の不純物濃度を
増加させることによって、書き込み速度をそれほど減少
させることなく、読み出し電流を増やすことが可能とな
ることが判る。これは、セルの高速読み出しにきわめて
重要である。このように、読み出し電流を増加させ、同
時に、書き込み速度も第１の実施例より劣るとはいえ大
きく保つことができるのは、オフセット領域の抵抗値は
小さくなるとはいえＮ−型ソース領域とＰ＋型領域とが
交差するあたり（図４のＡ点）において不純物プロファ
イルが急峻であるため、なお、書き込み時に多きなＥｍ
を得ることができるからである。
【００３３】次に、第２の実施例の製造方法について説
明する。
明する。
【００３４】まず、図６（ａ）に示すように、不純物濃
度２×１０１５ｃｍ−３のＰ型シリコン基板１（あるい
はＰ−型シリコン基板にＰウェルを形成したものでもよ
い）を用意し、素子分離構造体としてトレンチやフィー
ルド酸化膜２を形成して素子形成領域を区画し、素子形
成領域上に第１のゲート絶縁膜１、第１の導体膜４を順
次成長する。例えば、第１ゲート絶縁膜１は厚さ１０ｎ
ｍの酸窒化シリコン膜、第１の導体膜４は不純物をドー
プした厚さ１５０ｎｍのポリシリコン膜を使うことがで
きる。
度２×１０１５ｃｍ−３のＰ型シリコン基板１（あるい
はＰ−型シリコン基板にＰウェルを形成したものでもよ
い）を用意し、素子分離構造体としてトレンチやフィー
ルド酸化膜２を形成して素子形成領域を区画し、素子形
成領域上に第１のゲート絶縁膜１、第１の導体膜４を順
次成長する。例えば、第１ゲート絶縁膜１は厚さ１０ｎ
ｍの酸窒化シリコン膜、第１の導体膜４は不純物をドー
プした厚さ１５０ｎｍのポリシリコン膜を使うことがで
きる。
【００３５】次に、図６（ｂ）に示すように、第１の導
体膜４をパターニングして素子形成領域とその近傍を覆
う浮遊ゲート用導体膜４ａとした後に、第２ゲート絶縁
膜５を成長し、続いて、第２の導体膜６を成長する。こ
こで、第２ゲート絶縁膜５としては、例えば、厚さ２０
ｎｍのＯＮＯ三層膜（酸化シリコン膜／窒化シリコン膜
／酸化シリコン膜）を使い、第２の導体膜６としては、
厚さ２００ｎｍのタングステンポリサイド膜（タングス
テンシリサイド膜／ポリシリコン膜）を使うことができ
る。
体膜４をパターニングして素子形成領域とその近傍を覆
う浮遊ゲート用導体膜４ａとした後に、第２ゲート絶縁
膜５を成長し、続いて、第２の導体膜６を成長する。こ
こで、第２ゲート絶縁膜５としては、例えば、厚さ２０
ｎｍのＯＮＯ三層膜（酸化シリコン膜／窒化シリコン膜
／酸化シリコン膜）を使い、第２の導体膜６としては、
厚さ２００ｎｍのタングステンポリサイド膜（タングス
テンシリサイド膜／ポリシリコン膜）を使うことができ
る。
【００３６】次に、図７（ａ）に示すように、第２の導
体膜６、第２ゲート絶縁膜５、浮遊ゲート用導体膜４ａ
を順次異方性ドライエッチングにてパターニングするこ
とにより、浮遊ゲート電極４ｂ、第２ゲート絶縁膜５お
よび制御ゲート電極６ａからなる積層ゲート構造体を形
成する。この積層ゲート構造体は素子形成領域の中央部
を横断し、制御ゲート電極は制御ゲート電極配線と連結
した形に加工されるのが普通である。
体膜６、第２ゲート絶縁膜５、浮遊ゲート用導体膜４ａ
を順次異方性ドライエッチングにてパターニングするこ
とにより、浮遊ゲート電極４ｂ、第２ゲート絶縁膜５お
よび制御ゲート電極６ａからなる積層ゲート構造体を形
成する。この積層ゲート構造体は素子形成領域の中央部
を横断し、制御ゲート電極は制御ゲート電極配線と連結
した形に加工されるのが普通である。
【００３７】次に図７（ｂ）に示すように、感光性レジ
スト膜を基板表面全面に塗布した後、光リソグラフィー
によりソース形成領域１６上を開孔し、ボロンイオン
（Ｂ＋）を加速エネルギー７０ｋｅＶ、密度４×１０
１３ｃｍ−２、傾斜角度６０°で回転イオン注入する。
さらに、リンイオン（Ｐ＋）を加速エネルギー４０ｋｅ
Ｖ、密度４×１０１３ｃｍ−２でイオン注入する。
スト膜を基板表面全面に塗布した後、光リソグラフィー
によりソース形成領域１６上を開孔し、ボロンイオン
（Ｂ＋）を加速エネルギー７０ｋｅＶ、密度４×１０
１３ｃｍ−２、傾斜角度６０°で回転イオン注入する。
さらに、リンイオン（Ｐ＋）を加速エネルギー４０ｋｅ
Ｖ、密度４×１０１３ｃｍ−２でイオン注入する。
【００３８】次に、感光性レジスト膜１５を剥離した
後、窒素雰囲気中で９００℃、３０分の熱処理を行い、
イオン注入したボロンおよびリンを活性化し、図８
（ａ）に示すように、Ｐ＋型領域１３ａとその表面部に
Ｎ−型ソース領域１７を形成する。
後、窒素雰囲気中で９００℃、３０分の熱処理を行い、
イオン注入したボロンおよびリンを活性化し、図８
（ａ）に示すように、Ｐ＋型領域１３ａとその表面部に
Ｎ−型ソース領域１７を形成する。
【００３９】次に、図８（ｂ）に示すように、厚さ５０
ｎｍ酸化シリコン膜７および厚さ１２０ｎｍのポリシリ
コン膜を、例えば、段差被覆性のよい化学気相成長法
（以下、ＣＶＤと略す）により順次に形成する。
ｎｍ酸化シリコン膜７および厚さ１２０ｎｍのポリシリ
コン膜を、例えば、段差被覆性のよい化学気相成長法
（以下、ＣＶＤと略す）により順次に形成する。
【００４０】次に、図９（ａ）に示すように、ポリシリ
コン膜８を例えばＣｌ２とＨＢｒとの混合ガスによる選
択性の異方性ドライエッチングによりエッチングするこ
とにより、積層ゲート構造体の側壁に酸化シリコン膜７
を介してポリシリコンのスペーサ８ａを形成する。
コン膜８を例えばＣｌ２とＨＢｒとの混合ガスによる選
択性の異方性ドライエッチングによりエッチングするこ
とにより、積層ゲート構造体の側壁に酸化シリコン膜７
を介してポリシリコンのスペーサ８ａを形成する。
【００４１】次に、図９（ｂ）に示すように、感光性レ
ジスト膜９を全面に塗布した後、光リソグラフィーによ
りドレイン形成領域１８上を開孔し、等方性ドライエッ
チングまたはウェットエッチングにより、ドレイン側に
形成されたポリシリコンのスペーサ８ａを除去する。こ
のとき、ポリシリコンのエッチングは、下地となる酸化
シリコン膜７とのエッチング選択比が高いＳＦ６などを
用いる。
ジスト膜９を全面に塗布した後、光リソグラフィーによ
りドレイン形成領域１８上を開孔し、等方性ドライエッ
チングまたはウェットエッチングにより、ドレイン側に
形成されたポリシリコンのスペーサ８ａを除去する。こ
のとき、ポリシリコンのエッチングは、下地となる酸化
シリコン膜７とのエッチング選択比が高いＳＦ６などを
用いる。
【００４２】次に、感光性レジスト膜９を剥離した後、
図１０に示すように、砒素イオン（Ａｓ＋）を加速エネ
ルギー７０ｋｅＶ、密度３×１０１５ｃｍ−２でイオン
入し、次いで窒素雰囲気中で９００℃、３０分の熱処理
を行い、ソース領域１０Ｓ、ドレイン領域１０Ｄを形成
する。
図１０に示すように、砒素イオン（Ａｓ＋）を加速エネ
ルギー７０ｋｅＶ、密度３×１０１５ｃｍ−２でイオン
入し、次いで窒素雰囲気中で９００℃、３０分の熱処理
を行い、ソース領域１０Ｓ、ドレイン領域１０Ｄを形成
する。
【００４３】このようにして、ソース領域１０Ｓ、Ｎ−
型ソース領域をＰ＋型領域１７で包んだソース・ポケッ
ト構造を実現することができる。
型ソース領域をＰ＋型領域１７で包んだソース・ポケッ
ト構造を実現することができる。
【００４４】次に、ソース側に形成されたポリシリコン
のスペーサ８ａを除去し、図４に示すように、層間絶縁
膜１１を形成し、制御ゲート電極６ａ、ソース領域１０
Ｓ、ドレイン領域１０Ｄ上にそれぞれコンタクト孔を開
孔し、金属配線１２ＣＧ、１２Ｓ、１２Ｄを形成する。
のスペーサ８ａを除去し、図４に示すように、層間絶縁
膜１１を形成し、制御ゲート電極６ａ、ソース領域１０
Ｓ、ドレイン領域１０Ｄ上にそれぞれコンタクト孔を開
孔し、金属配線１２ＣＧ、１２Ｓ、１２Ｄを形成する。
【００４５】この製造方法によれば、物理的なオフセッ
ト長ＬＯＦＦはソース側に形成されたポリシリコンのス
ペーサ８ａの幅、すなわち、ポリシリコン膜８の膜厚に
より決定される。ソース側の不純物拡散領域の寸法、濃
度は、製造プロセスにおいて、ポリシリコン膜の膜厚と
Ｐ＋型領域およびＮ−型ソース領域の形成におけるイオ
ン注入条件と熱処理条件で決定される。これは、従来例
においては、ポリシリコン膜８の膜厚で決定されるオフ
セット長だけでオフセット領域の抵抗値が定まるのに比
較すると設計の自由度が増し、特性のバラツキを少なく
することが可能となる。
ト長ＬＯＦＦはソース側に形成されたポリシリコンのス
ペーサ８ａの幅、すなわち、ポリシリコン膜８の膜厚に
より決定される。ソース側の不純物拡散領域の寸法、濃
度は、製造プロセスにおいて、ポリシリコン膜の膜厚と
Ｐ＋型領域およびＮ−型ソース領域の形成におけるイオ
ン注入条件と熱処理条件で決定される。これは、従来例
においては、ポリシリコン膜８の膜厚で決定されるオフ
セット長だけでオフセット領域の抵抗値が定まるのに比
較すると設計の自由度が増し、特性のバラツキを少なく
することが可能となる。
【００４６】なお、第１の実施例を製造するには、第２
の実施例の製造方法におけるリンイオンの注入を省略す
ればよい。また、ボロンイオンの注入は斜めイオン注入
を行なう必要はない（第１の実施例は垂直方向からの注
入によった）。
の実施例の製造方法におけるリンイオンの注入を省略す
ればよい。また、ボロンイオンの注入は斜めイオン注入
を行なう必要はない（第１の実施例は垂直方向からの注
入によった）。
【００４７】
【発明の効果】以上説明したように本発明は、浮遊ゲー
ト電極を有する不揮発性半導体記憶素子において、ドレ
イン領域を浮遊ゲートに対して一部オーバーラップして
隣接して設け、ソース領域が浮遊ゲート電極と重ならな
いようにオフセット領域を設けて、このオフセット領域
下に、高濃度のＰ＋型領域を備えたため、オフセット長
を大きくすることなくオフセット領域下の抵抗値設定を
幅広く自由に行え、したがって、書き込み電圧を低くで
きるという効果を有している。また、オフセット領域下
の抵抗設定をイオン注入と熱拡散とにより行うことがで
き、プロセス設計を容易にし、安定した製造を行なうこ
とができる。
ト電極を有する不揮発性半導体記憶素子において、ドレ
イン領域を浮遊ゲートに対して一部オーバーラップして
隣接して設け、ソース領域が浮遊ゲート電極と重ならな
いようにオフセット領域を設けて、このオフセット領域
下に、高濃度のＰ＋型領域を備えたため、オフセット長
を大きくすることなくオフセット領域下の抵抗値設定を
幅広く自由に行え、したがって、書き込み電圧を低くで
きるという効果を有している。また、オフセット領域下
の抵抗設定をイオン注入と熱拡散とにより行うことがで
き、プロセス設計を容易にし、安定した製造を行なうこ
とができる。
【図１】本発明の第１の実施例を示す断面図である。
【図２】第１の実施例の書込み時間としきい値電圧との
関係を示すグラフ（図２（ａ））およびボロン注入量と
書き込み開始電圧、電流との関係を示す図（図２
（ｂ））である。
関係を示すグラフ（図２（ａ））およびボロン注入量と
書き込み開始電圧、電流との関係を示す図（図２
（ｂ））である。
【図３】第１の実施例における電位分布を示すグラフ
（図３（ａ））およびチャネル方向電界強度を示すグラ
フ（図３（ｂ））である。
（図３（ａ））およびチャネル方向電界強度を示すグラ
フ（図３（ｂ））である。
【図４】本発明の第２の実施例を示す断面図である。
【図５】第２の実施例におけるリン注入量と読み出し電
流および書き込み時間との関係を示すグラフである。
流および書き込み時間との関係を示すグラフである。
【図６】第２の実施例の製造方法の説明のため（ａ），
（ｂ）に分図して示す工程順断面図である。
（ｂ）に分図して示す工程順断面図である。
【図７】図６に対応する工程の次の工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図８】図７に対応する工程の次工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図９】図８に対応する工程の次工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図１０】図９に対応する工程の次工程の説明のための
断面図である。
断面図である。
【図１１】従来例を示す断面図である。
【図１２】従来例の書き込み時間としきい値電圧との関
係を示すグラフである。
係を示すグラフである。
【図１３】従来例における電位分布を示すグラフ（図１
３（ａ））およびチャネル方向電界強度を示すグラフ
（図１３（ｂ））である。
３（ａ））およびチャネル方向電界強度を示すグラフ
（図１３（ｂ））である。
【図１４】従来例におけるチャネル方向電界強度の最大
値Ｅｍとオフセット長ＬＯＦＦとの関係を示すグラフで
ある。
値Ｅｍとオフセット長ＬＯＦＦとの関係を示すグラフで
ある。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ 第１ゲート絶縁膜 ４ 第１の導電膜 ４ａ 浮遊ゲート用導体膜 ５ 第２ゲート絶縁膜 ６ 第２の導体膜 ６ａ 制御ゲート電極 ７ 酸化シリコン膜 ８ ポリシリコン膜 ８ａ スペーサ ９ 感光性レジスト膜 １０Ｄ ドレイン領域 １０Ｓ ソース領域 １１ 層間絶縁膜 １２ＣＧ，１２Ｄ，１２Ｓ 金属配線 １３，１３ａ Ｐ＋型領域 １４ Ｎ−型ソース領域 １５ 感光性レジスト膜 １６ ソース形成領域 １７ Ｎ−型ソース領域 １８ ドレイン形成領域
Claims (4)
- 【請求項１】 半導体基板表面部のＰ型領域にそれぞれ
選択的に形成されたＮ型のドレイン領域およびソース領
域と、前記ドレイン領域とソース領域とで挟まれた前記
Ｐ型領域の表面を第１ゲート絶縁膜を介して選択的に被
覆する浮遊ゲート電極および前記浮遊ゲート電極表面に
第２ゲート絶縁膜を介して被着された制御ゲート電極と
を有し、前記ソース領域と前記浮遊ゲート電極直下部と
の間にオフセット領域が設けられた不揮発性半導体記憶
装置において、前記オフセット領域に前記Ｐ型領域より
高濃度のＰ＋型領域が設けられていることを特徴とする
不揮発性半導体記憶素子。 - 【請求項２】 前記Ｐ＋型領域の表面部に前記ソース領
域に連結して低濃度ソース領域が設けられかつ前記Ｐ＋
型領域がソース・ポケット構造を有している請求項１記
載の不揮発性半導体記憶素子。 - 【請求項３】 表面部にＰ型領域を有する半導体基板に
素子分離構造体を形成して素子形成領域を区画する工程
と、前記素子形成領域の前記半導体基板表面を被覆して
第１ゲート絶縁膜を形成し第１の導体膜を堆積し前記第
１の導体膜を前記素子形成領域との近傍上に残してパタ
ーニングして浮遊ゲート用導体膜を形成する工程と、前
記浮遊ゲート用導体膜を被覆して第２ゲート絶縁膜を形
成し第２の導体膜を堆積したのち前記第２の導体膜、第
２ゲート絶縁膜および浮遊ゲート用導体膜をパターニン
グして前記素子形成領域の中央部を横断する積層ゲート
構造体を形成する工程と、前記積層ゲート構造体の設け
られていない前記素子形成領域の一方であるソース形成
領域に所定のイオンを注入してＰ＋型領域を形成する工
程と、前記積層ゲート構造体の前記ソース形成領域側の
側面にスペーサを形成しイオン注入を行ないＮ型のソー
ス領域およびドレイン領域を形成する工程とを有するこ
とを特徴とする不揮発性半導体記憶素子の製造方法。 - 【請求項４】 前記Ｐ＋型形成領域を形成する工程の代
りに、前記ソース形成領域に、Ｎ型不純物イオンの注
入、回転イオン注入法によるＰ型不純物イオンの導入お
よび熱処理を行ない、前記Ｐ＋型領域およびその表面部
に低濃度ソース領域を形成する工程を有する請求項３記
載の不揮発性半導体記憶素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273263A JP2710194B2 (ja) | 1993-09-24 | 1993-09-24 | 不揮発性半導体記憶素子とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273263A JP2710194B2 (ja) | 1993-09-24 | 1993-09-24 | 不揮発性半導体記憶素子とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794609A true JPH0794609A (ja) | 1995-04-07 |
| JP2710194B2 JP2710194B2 (ja) | 1998-02-10 |
Family
ID=17525400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273263A Expired - Lifetime JP2710194B2 (ja) | 1993-09-24 | 1993-09-24 | 不揮発性半導体記憶素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710194B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150684A (ja) * | 1998-11-13 | 2000-05-30 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
| JP2007081367A (ja) * | 2005-09-15 | 2007-03-29 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| US7821057B2 (en) | 2006-07-03 | 2010-10-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
| US8604533B2 (en) | 2008-08-08 | 2013-12-10 | Fujitsu Semiconductor Limited | Semiconductor device and fabricating method thereof |
Citations (1)
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|---|---|---|---|---|
| JPH01304784A (ja) * | 1988-06-02 | 1989-12-08 | Seiko Instr Inc | 半導体不揮発性メモリの製造方法 |
-
1993
- 1993-09-24 JP JP5273263A patent/JP2710194B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8604533B2 (en) | 2008-08-08 | 2013-12-10 | Fujitsu Semiconductor Limited | Semiconductor device and fabricating method thereof |
| US9287277B2 (en) | 2008-08-08 | 2016-03-15 | Fujitsu Semiconductor Limited | Semiconductor device and fabricating method thereof |
Also Published As
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|---|---|
| JP2710194B2 (ja) | 1998-02-10 |
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