JPH01304784A - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
- Publication number
- JPH01304784A JPH01304784A JP63135919A JP13591988A JPH01304784A JP H01304784 A JPH01304784 A JP H01304784A JP 63135919 A JP63135919 A JP 63135919A JP 13591988 A JP13591988 A JP 13591988A JP H01304784 A JPH01304784 A JP H01304784A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- region
- impurity region
- selection gate
- volatile memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 238000002347 injection Methods 0.000 claims abstract description 15
- 239000007924 injection Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000007667 floating Methods 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- 239000002784 hot electron Substances 0.000 abstract description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052785 arsenic Inorganic materials 0.000 abstract description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 238000012545 processing Methods 0.000 abstract description 2
- 238000010276 construction Methods 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 206010011878 Deafness Diseases 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電子計算機、通信機、ファクシミリなどの
電子機器に用いる半導体不揮発性メモリに関する。
電子機器に用いる半導体不揮発性メモリに関する。
この発明はソース・ドレイン間に配した選択ゲート電極
と浮遊ゲート電極により形成される２つのチャンネル間
の表面電位差を利用してホットキャリアを発生させ浮遊
ゲート電極へ注入する半導体不揮発性メモリに関するも
のである。選択ゲート′ｓｈ極下の半導体基板の不純物
濃度は高い程、またデー１〜長は短い程、ホットエレク
トロンの発生効率は高くなる。
と浮遊ゲート電極により形成される２つのチャンネル間
の表面電位差を利用してホットキャリアを発生させ浮遊
ゲート電極へ注入する半導体不揮発性メモリに関するも
のである。選択ゲート′ｓｈ極下の半導体基板の不純物
濃度は高い程、またデー１〜長は短い程、ホットエレク
トロンの発生効率は高くなる。
本発明は、Ｉ） Ｓ Ａ （Ｄｉｆｆｕｓｅｄ ５ｅｌ
ｆ−八Ｉｉｇｈｎ）により従来よりも不純物濃度を高め
、サイドゥオールにより、短チャンネル化しホットエレ
クトロンの発生効率を高めることのできる高集積用の半
導体メモリを実現しようとするものである。
ｆ−八Ｉｉｇｈｎ）により従来よりも不純物濃度を高め
、サイドゥオールにより、短チャンネル化しホットエレ
クトロンの発生効率を高めることのできる高集積用の半
導体メモリを実現しようとするものである。
従来のホットエレクトロンの発生率の高い半導体不揮発
性メモリの構造断面図を第２図に示す。
性メモリの構造断面図を第２図に示す。
Ｐ型半導体基板１の表面近傍に設けられたｎ＋型のソー
ス領域２およびドレイン領域３との間に、選択ゲート絶
縁膜４と選択ゲートなｆ！５及び薄い（５０〜１５０人
）の注入絶縁［６と浮遊ゲート電８ｉ！７がある。さら
に浮遊ゲート電極７は層間絶縁膜８により絶縁分離され
、制御な極りと容量結合している。
ス領域２およびドレイン領域３との間に、選択ゲート絶
縁膜４と選択ゲートなｆ！５及び薄い（５０〜１５０人
）の注入絶縁［６と浮遊ゲート電８ｉ！７がある。さら
に浮遊ゲート電極７は層間絶縁膜８により絶縁分離され
、制御な極りと容量結合している。
このメモリの動作原理を簡単に説明する。まず制御ゲー
ト電極９に４〜ＩＯＶの電圧を印加し、浮遊ゲート電極
７の電位を上げ、その下の基板表面を強反転させる０選
択ゲート電極５にそのしきいＶｉ電圧近傍の電圧を印加
する。この状態でドレイン領域３に書込み電圧（３，５
〜６．ＯＶ）を印加すると浮遊ゲート電ｆｉ７下の基板
表面はドレインの電位が伝わり、選択ゲート電極５の下
の基板表面はソース電位が伝わり、両ゲートＥ ’ｆｆ
ｚの中間点１０においてほぼドレイン電圧に相当する大
きな表面電位差が生ずる。ここでソースから流れ出た電
子が加速されホットエレクトロンを発生し、注入絶縁膜
７を飛び越して浮遊ゲート電極７中に注入され書込みが
行なわれる。消去は紫外線消去あるいは、消去電極を設
け、Ｆｏｖｌｅｒ−Ｎｏｒｄｈｅｉｎ＋ 電流を利用し
たトンネル電流消去により行う。
ト電極９に４〜ＩＯＶの電圧を印加し、浮遊ゲート電極
７の電位を上げ、その下の基板表面を強反転させる０選
択ゲート電極５にそのしきいＶｉ電圧近傍の電圧を印加
する。この状態でドレイン領域３に書込み電圧（３，５
〜６．ＯＶ）を印加すると浮遊ゲート電ｆｉ７下の基板
表面はドレインの電位が伝わり、選択ゲート電極５の下
の基板表面はソース電位が伝わり、両ゲートＥ ’ｆｆ
ｚの中間点１０においてほぼドレイン電圧に相当する大
きな表面電位差が生ずる。ここでソースから流れ出た電
子が加速されホットエレクトロンを発生し、注入絶縁膜
７を飛び越して浮遊ゲート電極７中に注入され書込みが
行なわれる。消去は紫外線消去あるいは、消去電極を設
け、Ｆｏｖｌｅｒ−Ｎｏｒｄｈｅｉｎ＋ 電流を利用し
たトンネル電流消去により行う。
この様な２つのチャネル間の表面電位を利用し、電子を
加速する半導体不揮発性メモリでは、浮遊ゲート電極７
への電子の注入効率を高めるために、選択ゲート電極５
の下の基板表面にチャネルドープを行ない表面不純物濃
度の高い領域１１を設ける６表面不純物源度が高いと、
チャネルか基板側へ広がらず電子が表面部を流れるので
、発生したホットエレクトロンが、半導体基板と注入絶
縁膜の界面にエネルギーを失なわずに到達する為に注入
効率が高くなる。さらに、浮遊ゲート電極７の先端にセ
ルファラインでチャネルドープを行うと、中間点１０で
の電位分布が急峻になり、ホットエレクトロンの発生効
率を高くできる。また選択ゲートな極５のゲート長を短
くしてもホットエレクトロンの発生効率が高くなる。こ
の従来の不揮発性メモリで最低書込み電圧３．５ｖ、書
込み時間１ｍ５ｅｃを実現している。
加速する半導体不揮発性メモリでは、浮遊ゲート電極７
への電子の注入効率を高めるために、選択ゲート電極５
の下の基板表面にチャネルドープを行ない表面不純物濃
度の高い領域１１を設ける６表面不純物源度が高いと、
チャネルか基板側へ広がらず電子が表面部を流れるので
、発生したホットエレクトロンが、半導体基板と注入絶
縁膜の界面にエネルギーを失なわずに到達する為に注入
効率が高くなる。さらに、浮遊ゲート電極７の先端にセ
ルファラインでチャネルドープを行うと、中間点１０で
の電位分布が急峻になり、ホットエレクトロンの発生効
率を高くできる。また選択ゲートな極５のゲート長を短
くしてもホットエレクトロンの発生効率が高くなる。こ
の従来の不揮発性メモリで最低書込み電圧３．５ｖ、書
込み時間１ｍ５ｅｃを実現している。
従来の第２図におけるチャネルドープは浮遊ゲート電極
７をインプラマスクとしてイオンインプランテーション
によりドーピングしている。この場合、イオンインプラ
ンテーションのチャネリング防止の為の注入角度差（約
７度）により、注入効率が変化し、メモリの方向依存性
を生ずる。この方向依存性を生じない様にする為には、
選択ゲート電極５の下の基板領域にのみチャネルドープ
する様にフォトレジストをマスクにイオンインプランテ
ーションするが、マスクの合せ精度との関係で選択ゲー
トを極５のゲート長を短くできず、微細化と注入効率向
上の点で不利であった。
７をインプラマスクとしてイオンインプランテーション
によりドーピングしている。この場合、イオンインプラ
ンテーションのチャネリング防止の為の注入角度差（約
７度）により、注入効率が変化し、メモリの方向依存性
を生ずる。この方向依存性を生じない様にする為には、
選択ゲート電極５の下の基板領域にのみチャネルドープ
する様にフォトレジストをマスクにイオンインプランテ
ーションするが、マスクの合せ精度との関係で選択ゲー
トを極５のゲート長を短くできず、微細化と注入効率向
上の点で不利であった。
選択ゲート電極５の下の高濃度不純物領域１１をソース
領域２を形成する際ＤＳＡプロセスにより同時に作る。
領域２を形成する際ＤＳＡプロセスにより同時に作る。
さらに選択ゲート電極５をサイドウオールを利用して極
めて短いゲート長に形成する。
めて短いゲート長に形成する。
メモリの注入効率の方向依存性が小さく、微細化しやす
い構造であり、しかも注入効率を従来より高くできる。
い構造であり、しかも注入効率を従来より高くできる。
第１図に本発明の実施例を示す、基本的な構造は従来と
同じであるが、選択ゲートｍＷ １０５をマスクにボロ
ンとヒ素（あるいはリン）をＤＳＡによりドーピングし
、高濃度不純物領域１１１とソース領域１０２を同時に
形成している。この横辺では高濃度不純物領域が選択ゲ
ート電極１０５の下にあるいので、メモリの注入効率の
方向依存性は小さく、選択ゲート電極１０５のゲート長
も、チャネルドープ領域に無関係に最小加工精度で短く
できる。
同じであるが、選択ゲートｍＷ １０５をマスクにボロ
ンとヒ素（あるいはリン）をＤＳＡによりドーピングし
、高濃度不純物領域１１１とソース領域１０２を同時に
形成している。この横辺では高濃度不純物領域が選択ゲ
ート電極１０５の下にあるいので、メモリの注入効率の
方向依存性は小さく、選択ゲート電極１０５のゲート長
も、チャネルドープ領域に無関係に最小加工精度で短く
できる。
第３図は本発明の他の実施例で、選択ゲート電極１０５
をポリシリコンのサイドウオールを利用したものである
。サイドウオールは、浮遊ゲート電極１０７と制御ゲー
ト電極１０９を形成した後、等方性のＣＶＤによりポリ
シリコンを堆積し、ＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｔ
ｏｎ Ｅｔｃｈ）等の異方性エッチにより、浮遊ゲート
１０７端にポリシリコンのサイドウオールを形成する。
をポリシリコンのサイドウオールを利用したものである
。サイドウオールは、浮遊ゲート電極１０７と制御ゲー
ト電極１０９を形成した後、等方性のＣＶＤによりポリ
シリコンを堆積し、ＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｔ
ｏｎ Ｅｔｃｈ）等の異方性エッチにより、浮遊ゲート
１０７端にポリシリコンのサイドウオールを形成する。
この後、このサイドウオールをマスクにＤＡＳにより、
高濃度不純物領域１１１とソース領域１０２を同時に形
成している。
高濃度不純物領域１１１とソース領域１０２を同時に形
成している。
ドレイン領域１０３はサイドウオールにより浮遊ゲート
電極１０７と電気的に接続されないので、あらかじめｎ
−領域１１２をドーピングしておく。
電極１０７と電気的に接続されないので、あらかじめｎ
−領域１１２をドーピングしておく。
サイドウオールを用いた場合、選択ゲート電極１０５の
ゲート長は、サブミクロンに加工できるので、選択ゲー
トでのチャネル電圧降下が小さく、ホットエレクトロン
の発生効率を高くできる。さらに、サイドウオール長と
、高濃度不純物領域１１１の長さをほぼ等しくできるの
で、浮遊ゲート電極１０７の先端に高濃度不純物領域１
１１が制御性良く形成できるので、方向依存性を小さい
まま、注入効率を高めることができる。
ゲート長は、サブミクロンに加工できるので、選択ゲー
トでのチャネル電圧降下が小さく、ホットエレクトロン
の発生効率を高くできる。さらに、サイドウオール長と
、高濃度不純物領域１１１の長さをほぼ等しくできるの
で、浮遊ゲート電極１０７の先端に高濃度不純物領域１
１１が制御性良く形成できるので、方向依存性を小さい
まま、注入効率を高めることができる。
以上述べた通り、本発明により、選択ゲート長を短かく
でき、ホットエレクトロンの注入効率も高めることがで
き、さらに方向依存性も小さくでき、高集積、高速書込
みの半導体不揮発性メモリを実現できる。
でき、ホットエレクトロンの注入効率も高めることがで
き、さらに方向依存性も小さくでき、高集積、高速書込
みの半導体不揮発性メモリを実現できる。
第１図はこの発明のＤＳＡを用いた不揮発性メモリの断
面図、第２図は従来の不揮発性メモリの断面図、第３図
は、この発明の他の実施例でＤＳＡとサイドウオールを
用いた不揮発性メモリの断面図である。 １．１０１・・・Ｐ＋型半導体基板 ２．１０２・・・ソース領域 ３．１０３・・・ドレイン領域 ５．１０５・・・選択ゲート電極 ７．１０７・・・浮遊ゲート電極 ９．１０９・・・制御ゲート電極 １１．１１１・・・高濃度不純物領域 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助＋０５≦ｉ訳勺
−−ト１Ｌイ聾、ＩＱ９〜１イ５９すｉ−）餐り才ｂＤ
５Ａと困いた一Ｉ−ツイト：ｆ１￥′金・遷メモリの１
面２第１図 従来の半導体モ檀発・比メ也りの断面！第 ２ 図
面図、第２図は従来の不揮発性メモリの断面図、第３図
は、この発明の他の実施例でＤＳＡとサイドウオールを
用いた不揮発性メモリの断面図である。 １．１０１・・・Ｐ＋型半導体基板 ２．１０２・・・ソース領域 ３．１０３・・・ドレイン領域 ５．１０５・・・選択ゲート電極 ７．１０７・・・浮遊ゲート電極 ９．１０９・・・制御ゲート電極 １１．１１１・・・高濃度不純物領域 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助＋０５≦ｉ訳勺
−−ト１Ｌイ聾、ＩＱ９〜１イ５９すｉ−）餐り才ｂＤ
５Ａと困いた一Ｉ−ツイト：ｆ１￥′金・遷メモリの１
面２第１図 従来の半導体モ檀発・比メ也りの断面！第 ２ 図
Claims (2)
- （１）第１導電型の半導体基板表面部分に互いに間隔を
おいて設けられ前記第１導電型と異なる第２導電型のソ
ース及びドレイン領域と、前記ソース領域から前記ドレ
イン領域にかけて直列に設けられた選択ゲート絶縁膜と
薄い注入ゲート絶縁膜と、前記選択ゲート絶縁膜上の選
択ゲート電極と前記注入ゲート絶縁膜上の浮遊ゲート電
極と、前記浮遊ゲート電極と容量結合している制御ゲー
ト電極と、前記選択ゲート電極下の半導体基板表面の第
１導電型の高濃度不純物領域とから成り、前記高濃度不
純物領域がソース領域に対してＤＳＡにより形成されて
いることを特徴とする半導体不揮発性メモリ。 - （２）前記選択ゲート電極をポリシリコンのＣＶＤ等の
等方性デホジッションとＲＩＥ等の異方性エッチング技
術の組合せによりサイドウォール状に加工したことを特
徴とする特許請求の範囲第１項記載の半導体不揮発性メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135919A JP2717543B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135919A JP2717543B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01304784A true JPH01304784A (ja) | 1989-12-08 |
| JP2717543B2 JP2717543B2 (ja) | 1998-02-18 |
Family
ID=15162916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135919A Expired - Lifetime JP2717543B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2717543B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160413A (ja) * | 1991-12-09 | 1993-06-25 | Sharp Corp | 不揮発性半導体記憶装置 |
| WO1993014521A1 (en) * | 1992-01-14 | 1993-07-22 | Sundisk Corporation | Eeprom with split gate source side injection |
| US5280446A (en) * | 1990-09-20 | 1994-01-18 | Bright Microelectronics, Inc. | Flash eprom memory circuit having source side programming |
| JPH06232413A (ja) * | 1992-12-31 | 1994-08-19 | Hyundai Electron Ind Co Ltd | フラッシュｅｅｐｒｏｍ及びその製造方法 |
| JPH0794609A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | 不揮発性半導体記憶素子とその製造方法 |
| JPH07161850A (ja) * | 1993-12-09 | 1995-06-23 | Nec Corp | 不揮発性半導体集積回路装置 |
| US5712180A (en) * | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
| US6222762B1 (en) | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| US6664587B2 (en) | 1996-02-28 | 2003-12-16 | Sandisk Corporation | EEPROM cell array structure with specific floating gate shape |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109786A (en) * | 1978-02-16 | 1979-08-28 | Nec Corp | Semiconductor integrated circuit device |
| JPS60109289A (ja) * | 1983-11-17 | 1985-06-14 | Seiko Instr & Electronics Ltd | 不揮発性メモリ |
-
1988
- 1988-06-02 JP JP63135919A patent/JP2717543B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109786A (en) * | 1978-02-16 | 1979-08-28 | Nec Corp | Semiconductor integrated circuit device |
| JPS60109289A (ja) * | 1983-11-17 | 1985-06-14 | Seiko Instr & Electronics Ltd | 不揮発性メモリ |
Cited By (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5280446A (en) * | 1990-09-20 | 1994-01-18 | Bright Microelectronics, Inc. | Flash eprom memory circuit having source side programming |
| JPH05160413A (ja) * | 1991-12-09 | 1993-06-25 | Sharp Corp | 不揮発性半導体記憶装置 |
| US6317364B1 (en) | 1992-01-14 | 2001-11-13 | Sandisk Corporation | Multi-state memory |
| US5910915A (en) * | 1992-01-14 | 1999-06-08 | Sandisk Corporation | EEPROM with split gate source side injection |
| US6317363B1 (en) | 1992-01-14 | 2001-11-13 | Sandisk Corporation | Multi-state memory |
| US5883409A (en) * | 1992-01-14 | 1999-03-16 | Sandisk Corporation | EEPROM with split gate source side injection |
| US6954381B2 (en) | 1992-01-14 | 2005-10-11 | Sandisk Corporation | EEPROM with split gate source side injection with sidewall spacers |
| US5712180A (en) * | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
| US5776810A (en) * | 1992-01-14 | 1998-07-07 | Sandisk Corporation | Method for forming EEPROM with split gate source side injection |
| US5847996A (en) * | 1992-01-14 | 1998-12-08 | Sandisk Corporation | Eeprom with split gate source side injection |
| WO1993014521A1 (en) * | 1992-01-14 | 1993-07-22 | Sundisk Corporation | Eeprom with split gate source side injection |
| US6856546B2 (en) | 1992-01-14 | 2005-02-15 | Sandisk Corporation | Multi-state memory |
| US5910925A (en) * | 1992-01-14 | 1999-06-08 | Sandisk Corporation | EEPROM with split gate source side injection |
| US6002152A (en) * | 1992-01-14 | 1999-12-14 | Sandisk Corporation | EEPROM with split gate source side injection with sidewall spacers |
| US6222762B1 (en) | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| US6275419B1 (en) | 1992-01-14 | 2001-08-14 | Sandisk Corporation | Multi-state memory |
| US5313421A (en) * | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
| JPH06232413A (ja) * | 1992-12-31 | 1994-08-19 | Hyundai Electron Ind Co Ltd | フラッシュｅｅｐｒｏｍ及びその製造方法 |
| JPH0794609A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | 不揮発性半導体記憶素子とその製造方法 |
| JPH07161850A (ja) * | 1993-12-09 | 1995-06-23 | Nec Corp | 不揮発性半導体集積回路装置 |
| US6664587B2 (en) | 1996-02-28 | 2003-12-16 | Sandisk Corporation | EEPROM cell array structure with specific floating gate shape |
| US6704222B2 (en) | 1996-02-28 | 2004-03-09 | Sandisk Corporation | Multi-state operation of dual floating gate array |
| US6861700B2 (en) | 1996-02-28 | 2005-03-01 | Sandisk Corporation | Eeprom with split gate source side injection |
| US7071060B1 (en) | 1996-02-28 | 2006-07-04 | Sandisk Corporation | EEPROM with split gate source side infection with sidewall spacers |
| US7187592B2 (en) | 1997-08-07 | 2007-03-06 | Sandisk Corporation | Multi-state memory |
| US6894926B2 (en) | 1997-08-07 | 2005-05-17 | Sandisk Corporation | Multi-state memory |
| US7088615B2 (en) | 1997-08-07 | 2006-08-08 | Sandisk Corporation | Multi-state memory |
| US6862218B2 (en) | 1997-08-07 | 2005-03-01 | Sandisk Corporation | Multi-state memory |
| US7289360B2 (en) | 1997-08-07 | 2007-10-30 | Sandisk Corporation | Multi-state memory |
| US7345934B2 (en) | 1997-08-07 | 2008-03-18 | Sandisk Corporation | Multi-state memory |
| US7385843B2 (en) | 1997-08-07 | 2008-06-10 | Sandisk Corporation | Multi-state memory |
| US7443723B2 (en) | 1997-08-07 | 2008-10-28 | Sandisk Corporation | Multi-state memory |
| US7457162B2 (en) | 1997-08-07 | 2008-11-25 | Sandisk Corporation | Multi-state memory |
| US7573740B2 (en) | 1997-08-07 | 2009-08-11 | Sandisk Corporation | Multi-state memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2717543B2 (ja) | 1998-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6184553B1 (en) | Nonvolatile semiconductor memory device and method for fabricating the same, and semiconductor integrated circuit device | |
| EP0513923B1 (en) | Protected programmable transistor with reduced parasitic capacitances and method of fabrication | |
| TW516190B (en) | Flash memory cell with contactless bit line, and process of fabrication | |
| US6313487B1 (en) | Vertical channel floating gate transistor having silicon germanium channel layer | |
| US6287917B1 (en) | Process for fabricating an MNOS flash memory device | |
| KR100397048B1 (ko) | 자기정렬매몰채널/접합적층게이트플래시메모리셀 | |
| TW200410374A (en) | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication | |
| CN100490182C (zh) | 鳍型沟道双栅多功能场效应晶体管的制备方法 | |
| JP4374480B2 (ja) | 半導体メモリ素子及びその製造方法 | |
| US6313498B1 (en) | Flash memory cell with thin floating gate with rounded side wall, and fabrication process | |
| JPH01304784A (ja) | 半導体不揮発性メモリの製造方法 | |
| CN100365819C (zh) | 一种快闪存储器结构及其制备方法 | |
| EP0700097B1 (en) | A self-aligned buried channel/junction stacked gate flash memory cell | |
| JP2842169B2 (ja) | 不揮発性半導体記憶装置 | |
| CN104701263B (zh) | 一种半浮栅器件的制造方法 | |
| US6303454B1 (en) | Process for a snap-back flash EEPROM cell | |
| JPH06104451A (ja) | 不揮発性半導体記憶装置 | |
| JPH02295169A (ja) | 不揮発性半導体記憶装置 | |
| KR100493004B1 (ko) | 프로그램및소거효율이개선된불휘발성메모리장치및그제조방법 | |
| JP2714805B2 (ja) | 半導体不揮発性メモリ | |
| JP3139165B2 (ja) | 不揮発性メモリセルの製造方法 | |
| JPH0352268A (ja) | 半導体不揮発性メモリの書込み・読出し方法 | |
| JPS5972174A (ja) | 半導体装置及びその製造方法 | |
| JPH10256403A (ja) | 半導体装置およびその製造方法 | |
| KR940002782B1 (ko) | 반도체 기억장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 11 |