JPH0779126B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0779126B2 JPH0779126B2 JP1140910A JP14091089A JPH0779126B2 JP H0779126 B2 JPH0779126 B2 JP H0779126B2 JP 1140910 A JP1140910 A JP 1140910A JP 14091089 A JP14091089 A JP 14091089A JP H0779126 B2 JPH0779126 B2 JP H0779126B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- film
- sio
- recrystallized
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法に関し、特にSIMOXによ
って埋込みSiO2層を形成する工程に関する。
って埋込みSiO2層を形成する工程に関する。
（従来の技術） SOI（Silicon On Insulator）構造のトランジスタは，
（１）絶縁物による完全な素子分離が容易であり，
（２）CMOSに於けるラッチアップが起こらず，（３）接
合容量や配線容量を低減できるので高速動作が可能であ
るという特徴を有している。このようなSOI構造の中に
は，単結晶シリコン基板中に絶縁層を埋めこんだSIMOX
（Separation by Implanted Oxygen）と呼ばれる構造が
ある。これは，単結晶シリコン基板中に高ドース量の酸
素イオンを高加速エネルギーでイオン注入することによ
って埋込みSiO2層を形成したものである。第３図を参照
してSIMOXの形成方法を説明する。
（１）絶縁物による完全な素子分離が容易であり，
（２）CMOSに於けるラッチアップが起こらず，（３）接
合容量や配線容量を低減できるので高速動作が可能であ
るという特徴を有している。このようなSOI構造の中に
は，単結晶シリコン基板中に絶縁層を埋めこんだSIMOX
（Separation by Implanted Oxygen）と呼ばれる構造が
ある。これは，単結晶シリコン基板中に高ドース量の酸
素イオンを高加速エネルギーでイオン注入することによ
って埋込みSiO2層を形成したものである。第３図を参照
してSIMOXの形成方法を説明する。
まず，第３図（ａ）に示すように，単結晶シリコン基板
31に酸素イオンをドース量１×1018〜２×1018cm-2，加
速エネルギー150〜200KeVで注入する。このイオン注入
によって，単結晶シリコン基板31の表面から一定の深さ
の領域に，SiOx層34が形成される。第３図（ｂ）に示す
ように，このSiOx層34の上には，非晶質シリコン層35か
ら成る遷移層を介して単結晶シリコン層36が存在する。
31に酸素イオンをドース量１×1018〜２×1018cm-2，加
速エネルギー150〜200KeVで注入する。このイオン注入
によって，単結晶シリコン基板31の表面から一定の深さ
の領域に，SiOx層34が形成される。第３図（ｂ）に示す
ように，このSiOx層34の上には，非晶質シリコン層35か
ら成る遷移層を介して単結晶シリコン層36が存在する。
次に,1100〜1400℃のアニールを行うと，SiOx層34は埋
込みSiO2層32に変化する。同時に，非晶質シリコン層35
が，単結晶シリコン層36からエピタキシャル成長するこ
とによって結晶欠陥の少ない再結晶化層33が形成され
（第３図（ｃ））,SIMOXによるSOI構造の形成工程が完
了する。
込みSiO2層32に変化する。同時に，非晶質シリコン層35
が，単結晶シリコン層36からエピタキシャル成長するこ
とによって結晶欠陥の少ない再結晶化層33が形成され
（第３図（ｃ））,SIMOXによるSOI構造の形成工程が完
了する。
（発明が解決しようとする課題） しかしながら，上述の従来技術に於いては，埋め込みSi
O2層がシリコン基板表面から一定の深さに形成されてい
たので，再結晶化層上に素子を形成するためには素子分
離のためのSiO2層を新たに形成しなければならないとい
う欠点があった。また，再結晶化層にMOSトランジスタ
を形成した場合，再結晶化層の層厚がシリコン基板面内
で一定であるために，ドレイン電界の影響がチャネル領
域にまで及ぶことを防げず，短チャネル効果を充分に抑
制することができなかった。
O2層がシリコン基板表面から一定の深さに形成されてい
たので，再結晶化層上に素子を形成するためには素子分
離のためのSiO2層を新たに形成しなければならないとい
う欠点があった。また，再結晶化層にMOSトランジスタ
を形成した場合，再結晶化層の層厚がシリコン基板面内
で一定であるために，ドレイン電界の影響がチャネル領
域にまで及ぶことを防げず，短チャネル効果を充分に抑
制することができなかった。
本発明は上記の課題を解決するためになされたものであ
り、その目的とするところは、SOI構造のための埋め込
みSiO2層を、その一部を素子分離層として形成でき、し
かもチャネル領域の厚さがソース，ドレイン領域の厚さ
より薄い、短チャネル効果を抑制する活性領域の構造を
簡単に実現できる半導体装置の製造方法を提供すること
にある。
り、その目的とするところは、SOI構造のための埋め込
みSiO2層を、その一部を素子分離層として形成でき、し
かもチャネル領域の厚さがソース，ドレイン領域の厚さ
より薄い、短チャネル効果を抑制する活性領域の構造を
簡単に実現できる半導体装置の製造方法を提供すること
にある。
（課題を解決するための手段） 本発明に係る半導体装置の製造方法は、半導体基板上
に、対向して位置する２つの開口部を有し、該２つの開
口部間の部分が薄く、その他の部分が厚い絶縁膜を形成
する工程と、該絶縁膜上方からの酸素イオンの注入及び
アニール処理により、該半導体基板中に、該絶縁膜の厚
い部分に対応する部分が素子分離部となる埋め込みSiO2
層を形成するとともに、該埋め込みSiO2層の素子分離部
以外の部分上に再結晶化層を形成する工程と、該絶縁膜
をマスクとするイオン注入により、該再結晶化層の、絶
縁膜の開口部に対応する厚い部分にソース，ドレイン領
域を形成し、該再結晶化膜の、絶縁膜の開口部間に対応
する薄い部分にチャネル領域を形成する工程とを含むも
のであり、そのことにより上記目的が達成される。
に、対向して位置する２つの開口部を有し、該２つの開
口部間の部分が薄く、その他の部分が厚い絶縁膜を形成
する工程と、該絶縁膜上方からの酸素イオンの注入及び
アニール処理により、該半導体基板中に、該絶縁膜の厚
い部分に対応する部分が素子分離部となる埋め込みSiO2
層を形成するとともに、該埋め込みSiO2層の素子分離部
以外の部分上に再結晶化層を形成する工程と、該絶縁膜
をマスクとするイオン注入により、該再結晶化層の、絶
縁膜の開口部に対応する厚い部分にソース，ドレイン領
域を形成し、該再結晶化膜の、絶縁膜の開口部間に対応
する薄い部分にチャネル領域を形成する工程とを含むも
のであり、そのことにより上記目的が達成される。
（作用） この発明においては、所定の断面構造を有する絶縁膜の
上方から、酸素イオンを半導体基板中に注入して、素子
分離部を有する埋め込み絶縁膜を形成し、しかも上記絶
縁膜をマスクとするイオン注入により、上記埋め込み絶
縁膜上の、再結晶化膜の厚い部分にソース，ドレイン領
域を、その間の再結晶化膜の薄い部分にチャネル領域を
形成するので、SOI構造のための埋め込み絶縁層を、そ
の一部を素子分離層として形成でき、チャネル領域の厚
さがソース，ドレイン領域の厚さより薄い、短チャネル
効果を抑制できる活性領域の構造を容易に実現できる。
また、ゲート電極をソース、ドレイン領域形成のための
イオン注入のマスクとして用いないので、ゲート長に依
存しないでチャネル長の設定が可能となる。しかも、ゲ
ート電極は酸素イオン注入の際のマスクにもなっていな
いので、ゲート電極のパターンに制約を受けることがな
く、さらにこのイオン注入によりダメージを受けた絶縁
膜はゲート絶縁膜として用いずに、ゲート絶縁膜はゲー
ト電極の形成の際に新たに作り直すことができる。
上方から、酸素イオンを半導体基板中に注入して、素子
分離部を有する埋め込み絶縁膜を形成し、しかも上記絶
縁膜をマスクとするイオン注入により、上記埋め込み絶
縁膜上の、再結晶化膜の厚い部分にソース，ドレイン領
域を、その間の再結晶化膜の薄い部分にチャネル領域を
形成するので、SOI構造のための埋め込み絶縁層を、そ
の一部を素子分離層として形成でき、チャネル領域の厚
さがソース，ドレイン領域の厚さより薄い、短チャネル
効果を抑制できる活性領域の構造を容易に実現できる。
また、ゲート電極をソース、ドレイン領域形成のための
イオン注入のマスクとして用いないので、ゲート長に依
存しないでチャネル長の設定が可能となる。しかも、ゲ
ート電極は酸素イオン注入の際のマスクにもなっていな
いので、ゲート電極のパターンに制約を受けることがな
く、さらにこのイオン注入によりダメージを受けた絶縁
膜はゲート絶縁膜として用いずに、ゲート絶縁膜はゲー
ト電極の形成の際に新たに作り直すことができる。
（実施例） 以下に，本発明を実施例について図面を参照して説明す
る。
る。
第１図は，本発明の一実施例による半導体装置の製造方
法により製造したMOSトランジスタを説明するための断
面図である。
法により製造したMOSトランジスタを説明するための断
面図である。
単結晶シリコン基板１中にSIMOXによって埋込みSiO2層
２が形成されている。この埋め込みSiO2層２上には，埋
め込みSiO2層２によって完全に素子分離された再結晶化
層13が活性層として形成されている。この再結晶化層13
には，チャネル領域４と不純物が拡散されたソース領域
３及びドレイン領域５が形成されている。再結晶化層13
の層厚はチャネル領域４では100〜500Åであって，ソー
ス領域3,ドレイン領域５では0.1μｍ〜0.2μｍである。
チャネル領域４の上にはゲート酸化膜６を介してゲート
電極８が形成されている。
２が形成されている。この埋め込みSiO2層２上には，埋
め込みSiO2層２によって完全に素子分離された再結晶化
層13が活性層として形成されている。この再結晶化層13
には，チャネル領域４と不純物が拡散されたソース領域
３及びドレイン領域５が形成されている。再結晶化層13
の層厚はチャネル領域４では100〜500Åであって，ソー
ス領域3,ドレイン領域５では0.1μｍ〜0.2μｍである。
チャネル領域４の上にはゲート酸化膜６を介してゲート
電極８が形成されている。
層間絶縁膜としてNSG膜（膜厚1000Å）９及びBPSG膜
（膜厚5000Å）10が堆積されており，コンタクトホール
11を介して配線12がソース領域３及びドレイン領域５と
接触している。
（膜厚5000Å）10が堆積されており，コンタクトホール
11を介して配線12がソース領域３及びドレイン領域５と
接触している。
このような構造を有する半導体装置に於いては，埋込み
SiO2層２によって完全な素子分離が達成されているため
に，接合容量や配線容量が低減され，不純物拡散層から
シリコン基板への接合リークも無い。
SiO2層２によって完全な素子分離が達成されているため
に，接合容量や配線容量が低減され，不純物拡散層から
シリコン基板への接合リークも無い。
また，このような構造を有するMOSトランジスタに於い
ては，チャネル領域４の再結晶化層13が埋込みSiO2層２
によって狭窄されているために,MOSトランジスタの動作
時にドレイン電界の影響がドレイン領域５からチャネル
領域４に及ぶことが抑えられる。このため、短チャネル
効果が著しく抑制される。
ては，チャネル領域４の再結晶化層13が埋込みSiO2層２
によって狭窄されているために,MOSトランジスタの動作
時にドレイン電界の影響がドレイン領域５からチャネル
領域４に及ぶことが抑えられる。このため、短チャネル
効果が著しく抑制される。
次に製造方法について説明する。
まず，第２図（ａ）に示すように，単結晶シリコン基板
１上に熱酸化膜（膜厚200Å）14,シリコン窒化膜（膜厚
200Å）15及びTEOS（Tetraethylorthosilicate）膜（膜
厚2300Å）16をこの順番で形成する。次に，第１のフォ
トレジスト17aをマスクとしRIE（リアクティブイオンエ
ッチング）によってTEOS膜16及びシリコン窒化膜15をテ
ーパエッチングする（第２図（ｂ））。第１のフォトレ
ジスト17aを除去した後，第２図（ｃ）に示すようなパ
ターンを有する第２のフォトレジスト17bを形成し，緩
衝フッ酸液（HF:NH4F＝1:10）によってTEOS膜16をエッ
チングする。このときシリコン窒化膜15はエッチングさ
れない。
１上に熱酸化膜（膜厚200Å）14,シリコン窒化膜（膜厚
200Å）15及びTEOS（Tetraethylorthosilicate）膜（膜
厚2300Å）16をこの順番で形成する。次に，第１のフォ
トレジスト17aをマスクとしRIE（リアクティブイオンエ
ッチング）によってTEOS膜16及びシリコン窒化膜15をテ
ーパエッチングする（第２図（ｂ））。第１のフォトレ
ジスト17aを除去した後，第２図（ｃ）に示すようなパ
ターンを有する第２のフォトレジスト17bを形成し，緩
衝フッ酸液（HF:NH4F＝1:10）によってTEOS膜16をエッ
チングする。このときシリコン窒化膜15はエッチングさ
れない。
この第２のフォトレジスト17bを除去して，酸素イオン
注入のためのマスクパターン形成が完了する。次に，酸
素イオンをドーズ量1.8×1018cm-2，加速エネルギー200
KeVで注入した後,1300℃,6時間のアニールを行うことに
よって，素子分離埋込みSiO2層２が形成される。このと
き,TEOS膜16及びシリコン窒化膜15から成るマスクのた
めに，酸素イオンの注入される深さが変化し、それに応
じて形成される埋込みSiO2層２の深さが，第２図（ｄ）
に示すように変化する。TEOS膜16,シリコン窒化膜15及
び熱酸化膜14の３層から成る厚いマスクが存在する領域
では，埋込みSiO2層２の表面がシリコン基板１の表面に
まで達するために，埋込みSiO2層２が素子分離SiO2層を
兼ねることになる。また，シリコン窒化膜15及び熱酸化
膜14の２層からなる薄いマスクが存在する領域は，チャ
ネル領域４となる。このチャネル領域４では，薄いマス
クが存在するために，注入される酸素の深さがマスクの
ない領域に比較して浅くなるために薄い再結晶化層が形
成される。
注入のためのマスクパターン形成が完了する。次に，酸
素イオンをドーズ量1.8×1018cm-2，加速エネルギー200
KeVで注入した後,1300℃,6時間のアニールを行うことに
よって，素子分離埋込みSiO2層２が形成される。このと
き,TEOS膜16及びシリコン窒化膜15から成るマスクのた
めに，酸素イオンの注入される深さが変化し、それに応
じて形成される埋込みSiO2層２の深さが，第２図（ｄ）
に示すように変化する。TEOS膜16,シリコン窒化膜15及
び熱酸化膜14の３層から成る厚いマスクが存在する領域
では，埋込みSiO2層２の表面がシリコン基板１の表面に
まで達するために，埋込みSiO2層２が素子分離SiO2層を
兼ねることになる。また，シリコン窒化膜15及び熱酸化
膜14の２層からなる薄いマスクが存在する領域は，チャ
ネル領域４となる。このチャネル領域４では，薄いマス
クが存在するために，注入される酸素の深さがマスクの
ない領域に比較して浅くなるために薄い再結晶化層が形
成される。
次に，酸素イオン注入のためのマスクパターンを除去せ
ずに砒素イオンをドーズ量５×1015cm-2，加速エネルギ
ー80KeVで注入した後,800℃,30分のアニールを行うこと
によってソース領域３及びドレイン領域５に不純物拡散
層が形成される。
ずに砒素イオンをドーズ量５×1015cm-2，加速エネルギ
ー80KeVで注入した後,800℃,30分のアニールを行うこと
によってソース領域３及びドレイン領域５に不純物拡散
層が形成される。
このように，ゲート電極形成前に酸素イオン注入のため
のマスクを用いれば，ソース領域３及びドレイン領域５
に不純物拡散層を自己整合的に形成できる。これによっ
て，ゲート長に依存しないチャネル長を有したMOSトラ
ンジスタを製造することが可能となる。
のマスクを用いれば，ソース領域３及びドレイン領域５
に不純物拡散層を自己整合的に形成できる。これによっ
て，ゲート長に依存しないチャネル長を有したMOSトラ
ンジスタを製造することが可能となる。
続いて，緩衝フッ酸液によってウエーハ上のTEOS膜16を
すべて除去した後,150℃の熱リン酸液によってシリコン
窒化膜15もすべて除去し（第２図（ｅ）），続いて，通
常の方法によってゲート絶縁膜6,ゲート電極8,層間絶縁
膜，コンタクトホール11及び配線12を形成すれば，本発
明の構造を有するMOSトランジスタが形成される（第１
図）。
すべて除去した後,150℃の熱リン酸液によってシリコン
窒化膜15もすべて除去し（第２図（ｅ）），続いて，通
常の方法によってゲート絶縁膜6,ゲート電極8,層間絶縁
膜，コンタクトホール11及び配線12を形成すれば，本発
明の構造を有するMOSトランジスタが形成される（第１
図）。
このようにして,1回の酸素イオン注入及びアニールを行
うことによって,SOI構造形成のための埋込みSiO2層と素
子分離SiO2層を同時に形成することができる。また，同
時にチャネル領域４の再結晶化層13の厚さをソース領域
３及びドレイン領域５の再結晶化層13の厚さより減少さ
せることも容易である。
うことによって,SOI構造形成のための埋込みSiO2層と素
子分離SiO2層を同時に形成することができる。また，同
時にチャネル領域４の再結晶化層13の厚さをソース領域
３及びドレイン領域５の再結晶化層13の厚さより減少さ
せることも容易である。
また，酸素イオン注入後にマスクを除去せず不純物のイ
オン注入を行うことによって，ソース・ドレイン不純物
拡散層を自己整合的に形成することができる。このた
め，ゲート長に依存しないチャネル長の設定が可能とな
り，設計の自由度が増加する。
オン注入を行うことによって，ソース・ドレイン不純物
拡散層を自己整合的に形成することができる。このた
め，ゲート長に依存しないチャネル長の設定が可能とな
り，設計の自由度が増加する。
（発明の効果） 以上のように本発明によれば、所定の断面構造を有する
絶縁膜の上方から、酸素イオンを半導体基板中に注入し
て、素子分離部を有する埋め込み絶縁膜を形成し、しか
も上記絶縁膜をマスクとするイオン注入により、上記埋
め込み絶縁膜上の、再結晶化膜の厚い部分にソース，ド
レイン領域を、その間の再結晶化膜の薄い部分にチャネ
ル領域を形成するので、まず、SOI構造のための埋め込
みSiO2層を、その一部を素子分離層として形成でき、チ
ャネル領域の厚さがソース，ドレイン領域の厚さより薄
い、短チャネル効果を抑制できる活性領域の構造を容易
に実現することができる。また、ゲート電極をソース、
ドレイン領域形成のためのイオン注入のマスクとして用
いないので、ゲート長に依存しないでチャネル長の設定
が可能となる効果がある。また、ゲート電極は酸素イオ
ン注入の際のマスクにもなっていないので、ゲート電極
のパターンに制約を受けることもないという効果があ
り、さらにイオン注入によりダメージを受けた絶縁膜は
ゲート絶縁膜として用いずに、ゲート絶縁膜はゲート電
極の形成の際に新たに作り直せるという効果もある。
絶縁膜の上方から、酸素イオンを半導体基板中に注入し
て、素子分離部を有する埋め込み絶縁膜を形成し、しか
も上記絶縁膜をマスクとするイオン注入により、上記埋
め込み絶縁膜上の、再結晶化膜の厚い部分にソース，ド
レイン領域を、その間の再結晶化膜の薄い部分にチャネ
ル領域を形成するので、まず、SOI構造のための埋め込
みSiO2層を、その一部を素子分離層として形成でき、チ
ャネル領域の厚さがソース，ドレイン領域の厚さより薄
い、短チャネル効果を抑制できる活性領域の構造を容易
に実現することができる。また、ゲート電極をソース、
ドレイン領域形成のためのイオン注入のマスクとして用
いないので、ゲート長に依存しないでチャネル長の設定
が可能となる効果がある。また、ゲート電極は酸素イオ
ン注入の際のマスクにもなっていないので、ゲート電極
のパターンに制約を受けることもないという効果があ
り、さらにイオン注入によりダメージを受けた絶縁膜は
ゲート絶縁膜として用いずに、ゲート絶縁膜はゲート電
極の形成の際に新たに作り直せるという効果もある。
第１図は，本発明の一実施例による半導体装置の製造方
法により製造したMOSトランジスタの構造を示す断面
図，第２図（ａ）〜（ｅ）は実施例の製造方法各工程を
説明するための断面図，第３図（ａ）〜（ｃ）は従来技
術を説明するための断面図である。 1,31……シリコン基板,2,32……埋込みSiO2層,3……ソ
ース領域,4……チャネル領域,5……ドレイン領域,6……
ゲート酸化膜,7,14……熱酸化膜,8……ゲート電極,9…
…NSG膜,10……BPSG膜,1……コンタクトホール,12……
配線,13,33……結晶化層,15……シリコン窒化膜,16……
TEOS膜,17a,17b……レジスト,34……SiOx層,35……非晶
質シリコン層,36……単結晶シリコン層。
法により製造したMOSトランジスタの構造を示す断面
図，第２図（ａ）〜（ｅ）は実施例の製造方法各工程を
説明するための断面図，第３図（ａ）〜（ｃ）は従来技
術を説明するための断面図である。 1,31……シリコン基板,2,32……埋込みSiO2層,3……ソ
ース領域,4……チャネル領域,5……ドレイン領域,6……
ゲート酸化膜,7,14……熱酸化膜,8……ゲート電極,9…
…NSG膜,10……BPSG膜,1……コンタクトホール,12……
配線,13,33……結晶化層,15……シリコン窒化膜,16……
TEOS膜,17a,17b……レジスト,34……SiOx層,35……非晶
質シリコン層,36……単結晶シリコン層。
Claims (1)
- 【請求項１】半導体基板上に、対向して位置する２つの
開口部を有し、該２つの開口部間の部分が薄く、その他
の部分が厚い絶縁膜を形成する工程と、 該絶縁膜上方からの酸素イオンの注入及びアニール処理
により、該半導体基板中に、該絶縁膜の厚い部分に対応
する部分が素子分離部となる埋め込みSiO2層を形成する
とともに、該埋め込みSiO2層の素子分離部以外の部分上
に再結晶化層を形成する工程と、 該絶縁膜をマスクとするイオン注入により、該再結晶化
層の、絶縁膜の開口部に対応する厚い部分にソース，ド
レイン領域を形成し、該再結晶化膜の、絶縁膜の開口部
間に対応する薄い部分にチャネル領域を形成する工程と
を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140910A JPH0779126B2 (ja) | 1989-06-01 | 1989-06-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140910A JPH0779126B2 (ja) | 1989-06-01 | 1989-06-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036040A JPH036040A (ja) | 1991-01-11 |
| JPH0779126B2 true JPH0779126B2 (ja) | 1995-08-23 |
Family
ID=15279661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140910A Expired - Lifetime JPH0779126B2 (ja) | 1989-06-01 | 1989-06-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779126B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012146952A1 (en) | 2011-04-29 | 2012-11-01 | Terra, Uab | Radio-frequency circuit assembly |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2607399B2 (ja) * | 1991-02-19 | 1997-05-07 | 日本電信電話株式会社 | 半導体基板の製造方法 |
| JP7516058B2 (ja) * | 2020-02-10 | 2024-07-16 | 日本スピンドル製造株式会社 | 分散装置及び粉体供給部材 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5517305U (ja) * | 1978-07-19 | 1980-02-04 | ||
| JPS61269329A (ja) * | 1985-05-23 | 1986-11-28 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62196358U (ja) * | 1986-06-02 | 1987-12-14 | ||
| JP2755614B2 (ja) * | 1988-09-29 | 1998-05-20 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH02100327A (ja) * | 1988-10-07 | 1990-04-12 | Nec Corp | Ｍｉｓ構造半導体素子及びその製造方法 |
-
1989
- 1989-06-01 JP JP1140910A patent/JPH0779126B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012146952A1 (en) | 2011-04-29 | 2012-11-01 | Terra, Uab | Radio-frequency circuit assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036040A (ja) | 1991-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100227766B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH0677421A (ja) | トランジスタの製法 | |
| CN1012776B (zh) | 带有埋置绝缘氧化物区的金属氧化物半导体晶体管制作方法 | |
| US6774016B2 (en) | Silicon-on-insulator (SOI) substrate and method for manufacturing the same | |
| JP3039978B2 (ja) | 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法 | |
| JP2755614B2 (ja) | 半導体装置の製造方法 | |
| JPS59208851A (ja) | 半導体装置とその製造法 | |
| JPH0340938B2 (ja) | ||
| JP2021153163A (ja) | 半導体装置の製造方法、および半導体装置 | |
| JPH0779126B2 (ja) | 半導体装置の製造方法 | |
| JPH0974189A (ja) | 半導体装置の製造方法 | |
| JP2509708B2 (ja) | Ｓｏｉ型半導体装置及びその製造方法 | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JPS5846647A (ja) | 半導体装置の製造方法 | |
| JPH07201773A (ja) | 半導体装置の製造方法 | |
| JPH07283300A (ja) | 半導体装置及びその製造方法 | |
| JPH0481339B2 (ja) | ||
| JP2674568B2 (ja) | 半導体装置の製造方法 | |
| JPH0346979B2 (ja) | ||
| JPH0334657B2 (ja) | ||
| JPH06310534A (ja) | Ｓｏｉ型ｍｏｓトランジスタの製造方法 | |
| JPH06275710A (ja) | 半導体装置の製造方法 | |
| JPH0372652A (ja) | 半導体装置の製造方法 | |
| JPH05267661A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070823 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080823 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080823 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090823 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |