JPH0795083B2 - 周波数比較器 - Google Patents
周波数比較器Info
- Publication number
- JPH0795083B2 JPH0795083B2 JP60211451A JP21145185A JPH0795083B2 JP H0795083 B2 JPH0795083 B2 JP H0795083B2 JP 60211451 A JP60211451 A JP 60211451A JP 21145185 A JP21145185 A JP 21145185A JP H0795083 B2 JPH0795083 B2 JP H0795083B2
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- flip
- flop
- reference input
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はディジタル的に２系統の入力信号の周波数の比
較を行う周波数比較器の構成に関する。
較を行う周波数比較器の構成に関する。
従来の技術 ディジタル的に２系統の入力信号の周波数の比較を簡単
に行う周波数比較器の構成としては、例えば、特開昭56
−158533号公報に示されるように、数個の双安定回路を
組み合わせた回路が提案され、しかもこれらの回路は入
力信号に関して対称形になっている。
に行う周波数比較器の構成としては、例えば、特開昭56
−158533号公報に示されるように、数個の双安定回路を
組み合わせた回路が提案され、しかもこれらの回路は入
力信号に関して対称形になっている。
発明が解決しようとする問題点 ところで、この種の回路は他の回路部分も含めて集積回
路化されるのが常であり、より少ない素子数あるいは専
有面積で実現するのが望ましい。
路化されるのが常であり、より少ない素子数あるいは専
有面積で実現するのが望ましい。
問題点を解決するための手段 前記した問題点を解決するために、本発明の周波数比較
器は、セット端子に基準入力信号が印加されてそのリー
ディングエッジが到来したときにセットされる第１のRS
フリップフロップと、前記第１のRSフリップフロップが
セットされた後に前記基準入力信号のトレイリングエッ
ジが到来したときにセットされる第２のRSフリップフロ
ップと、前記第２のRSフリップフロップがセットされた
後に前記基準入力信号のリーディングエッジが到来した
ときにセットされる第３のRSフリップフロップを備え、
前記第1,第2,第３のRSフリップフロップのリセット端子
に被比較入力信号を供給するように構成している。
器は、セット端子に基準入力信号が印加されてそのリー
ディングエッジが到来したときにセットされる第１のRS
フリップフロップと、前記第１のRSフリップフロップが
セットされた後に前記基準入力信号のトレイリングエッ
ジが到来したときにセットされる第２のRSフリップフロ
ップと、前記第２のRSフリップフロップがセットされた
後に前記基準入力信号のリーディングエッジが到来した
ときにセットされる第３のRSフリップフロップを備え、
前記第1,第2,第３のRSフリップフロップのリセット端子
に被比較入力信号を供給するように構成している。
作用 本発明では前記した構成によって、従来よりも少ない素
子数で構成される周波数比較器を得ることができる。
子数で構成される周波数比較器を得ることができる。
実施例 以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明の一実施例における周波数比較器の論理
構成図を示したものであり、第１の入力端子１と第２の
入力端子２にはそれぞれ周波数の比較のための基準入力
信号と被比較入力信号が印加される。この基準入力信号
と被比較入力信号は、そりぞれインバータ３とインバー
タ４を介して、NANDゲート11とNANDゲート12によって構
成された第１のRSフリップフロップ10のセット端子10a
とリセット端子10bに供給されている。また、NANDゲー
ト21とNANDゲート22によって構成され、リセット側の入
力端子20bに前記インバータ４を介して被比較入力信号
が供給されるとともに、前記第１のRSフリップフロップ
10がセットされた後に前記入力端子１に印加される基準
入力信号のトレイリングエッジが到来したときにNANDゲ
ート５によってセットされる第２のRSフリップフロップ
20と、NANDゲート31とNANDゲート32によって構成され、
リセット側の入力端子30bに前記インバータ４を介して
被比較入力信号が供給されるとともに、前記第２のRSフ
リップフロップ20がセットされた後に前記入力端子１に
印加される基準入力信号のリーディングエッジが到来し
たときにNANDゲート６によってセットされる第３の双安
定回路30を備えている。なお、前記第３のRSフリップフ
ロップの出力信号は周波数比較出力端子７に供給され
る。
構成図を示したものであり、第１の入力端子１と第２の
入力端子２にはそれぞれ周波数の比較のための基準入力
信号と被比較入力信号が印加される。この基準入力信号
と被比較入力信号は、そりぞれインバータ３とインバー
タ４を介して、NANDゲート11とNANDゲート12によって構
成された第１のRSフリップフロップ10のセット端子10a
とリセット端子10bに供給されている。また、NANDゲー
ト21とNANDゲート22によって構成され、リセット側の入
力端子20bに前記インバータ４を介して被比較入力信号
が供給されるとともに、前記第１のRSフリップフロップ
10がセットされた後に前記入力端子１に印加される基準
入力信号のトレイリングエッジが到来したときにNANDゲ
ート５によってセットされる第２のRSフリップフロップ
20と、NANDゲート31とNANDゲート32によって構成され、
リセット側の入力端子30bに前記インバータ４を介して
被比較入力信号が供給されるとともに、前記第２のRSフ
リップフロップ20がセットされた後に前記入力端子１に
印加される基準入力信号のリーディングエッジが到来し
たときにNANDゲート６によってセットされる第３の双安
定回路30を備えている。なお、前記第３のRSフリップフ
ロップの出力信号は周波数比較出力端子７に供給され
る。
以上のように構成された周波数比較器について、その動
作を説明する。
作を説明する。
第２図は第１図の回路の主要部の信号波形を示したタイ
ミングチャートで、第２図A,Bはそれぞれ入力端子1,2に
印加される信号波形を示したものであり、第２図Ｃはゲ
ートNAND11の出力信号波形を示したものであり、第２図
ＤはNANDゲート５の出力信号波形を示したものであり、
第２図ＥはNANDゲート21の出力信号波形を示したもので
あり、第２図F,GはそれぞれNANDゲート6,31の出力信号
波形を示したものである。
ミングチャートで、第２図A,Bはそれぞれ入力端子1,2に
印加される信号波形を示したものであり、第２図Ｃはゲ
ートNAND11の出力信号波形を示したものであり、第２図
ＤはNANDゲート５の出力信号波形を示したものであり、
第２図ＥはNANDゲート21の出力信号波形を示したもので
あり、第２図F,GはそれぞれNANDゲート6,31の出力信号
波形を示したものである。
すなわち、第１の入力端子１に印加される基準入力信号
のリーディングエッジが到来すると、NANDゲート11の出
力レベルが‘1'に移行して第１のRSフリップフロップ10
がセットされ、その後に基準入力信号のトレイリングエ
ッジが到来すると、NANDゲート５の出力レベルが‘0'に
移行してNANDゲート21の出力レベルが‘1'に移行し、そ
の結果、第２のRSフリップフロップ20がセットされる。
さらに、第２の入力端子２に印加される被比較入力信号
のレベルが‘1'に移行しないうちに、基準入力信号のリ
ーディングエッジが再び到来すると、NANDゲート５の出
力レベルが‘1'に移行し、それによってNANDゲート６の
出力レベルが‘0'に移行し、その結果、NANDゲート21の
出力レベルが‘1'に移行して第３のRSフリップフロップ
30がセットされる。
のリーディングエッジが到来すると、NANDゲート11の出
力レベルが‘1'に移行して第１のRSフリップフロップ10
がセットされ、その後に基準入力信号のトレイリングエ
ッジが到来すると、NANDゲート５の出力レベルが‘0'に
移行してNANDゲート21の出力レベルが‘1'に移行し、そ
の結果、第２のRSフリップフロップ20がセットされる。
さらに、第２の入力端子２に印加される被比較入力信号
のレベルが‘1'に移行しないうちに、基準入力信号のリ
ーディングエッジが再び到来すると、NANDゲート５の出
力レベルが‘1'に移行し、それによってNANDゲート６の
出力レベルが‘0'に移行し、その結果、NANDゲート21の
出力レベルが‘1'に移行して第３のRSフリップフロップ
30がセットされる。
ところが、第２図の破線で示したように、基準入力信号
のリーディングエッジが到来してさらに次のリーディン
グエッジが到来するまでの間に被比較入力信号のリーデ
ィングエッジが到来すると、その時点で第１のRSフリッ
プフロップ10と第２のRSフリップフロップ20がリセット
されるので、基準入力信号のリーディングエッジが再び
到来したときに第３のRSフリップフロップ30がセットさ
れることはない。
のリーディングエッジが到来してさらに次のリーディン
グエッジが到来するまでの間に被比較入力信号のリーデ
ィングエッジが到来すると、その時点で第１のRSフリッ
プフロップ10と第２のRSフリップフロップ20がリセット
されるので、基準入力信号のリーディングエッジが再び
到来したときに第３のRSフリップフロップ30がセットさ
れることはない。
被比較入力信号の周波数が基準入力信号の周波数よりも
高ければ、基準入力信号のリーディングエッジから次の
リーディングエッジまでの間に被比較入力信号のリーデ
ィングエッジが必ず到来するので、第３のRSフリップフ
ロップ30はセットされずに周波数被比較出力端子７のレ
ベルは、‘0'となるが、被比較入力信号の周波数が基準
入力信号の周波数よりも低ければ、基準入力信号のリー
ディングエッジから次のリーディングエッジまでの間に
被比較入力信号のリーディングエッジが到来しない状態
が生じ、第３のRSフリップフロップ30はセットされて周
波数比較出力端子７のレベルは、‘1'となる。
高ければ、基準入力信号のリーディングエッジから次の
リーディングエッジまでの間に被比較入力信号のリーデ
ィングエッジが必ず到来するので、第３のRSフリップフ
ロップ30はセットされずに周波数被比較出力端子７のレ
ベルは、‘0'となるが、被比較入力信号の周波数が基準
入力信号の周波数よりも低ければ、基準入力信号のリー
ディングエッジから次のリーディングエッジまでの間に
被比較入力信号のリーディングエッジが到来しない状態
が生じ、第３のRSフリップフロップ30はセットされて周
波数比較出力端子７のレベルは、‘1'となる。
なお、第１図に示した回路はその論理構成を一般化した
ものであるが、必要に応じて、使用する集積回路の種類
に合わせた構成をとることができる。
ものであるが、必要に応じて、使用する集積回路の種類
に合わせた構成をとることができる。
例えば、第３図はCMOSの３ステートインバータと３ステ
ートNANDゲートを主体にして構成した周波数比較器の回
路図を示したものであり、インバータ13と３ステートNA
NDゲート14によって第１のRSフリップフロップ10が構成
され、インバータ23と３ステートNANDゲート24によって
第２のRSフリップフロップ20が構成され、インバータ33
と３ステートNANDゲート34によって第３のRSフリップフ
ロップ30が構成されている。また、３ステートインバー
タ8,9はそれぞれ第１図のNANDゲート5,6と同様の動作を
行う。
ートNANDゲートを主体にして構成した周波数比較器の回
路図を示したものであり、インバータ13と３ステートNA
NDゲート14によって第１のRSフリップフロップ10が構成
され、インバータ23と３ステートNANDゲート24によって
第２のRSフリップフロップ20が構成され、インバータ33
と３ステートNANDゲート34によって第３のRSフリップフ
ロップ30が構成されている。また、３ステートインバー
タ8,9はそれぞれ第１図のNANDゲート5,6と同様の動作を
行う。
このようにして、第１図あるいは第３図に示した周波数
比較器では従来よりも少ないゲート数あるいは素子数で
回路を構成することができる。
比較器では従来よりも少ないゲート数あるいは素子数で
回路を構成することができる。
発明の効果 本発明の周波数比較器は以上の説明からも明らかなよう
に、セット端子とリセット端子にそれぞれ基準入力信号
と被比較入力信号が印加され、前記基準入力信号のリー
ディングエッジが到来したときにセットされる第１のRS
フリップフロップ10と、セット端子に前記第１のRSフリ
ップフロップの出力信号と前記基準入力信号の論理積信
号が印加され、リセット端子に前記被比較入力信号が印
加され、前記第１のRSフリップフロップがセットされた
後に前記基準入力信号のトレイリングエッジが到来した
ときにセットされる第２のRSフリップフロップ20と、セ
ット端子に少なくとも前記第２のRSフリップフロップの
出力信号と前記基準入力信号の論理積信号が印加され、
リセット端子に前記被比較入力信号が印加され、前記第
２のRSフリップフロップがセットされた後であって前記
被比較入力信号のリーディングエッジが到来する前に前
記基準入力信号のリーディングエッジが到来したときに
セットされる第３のRSフリップフロップ30を備え、前記
第３のRSフリップフロップの出力信号を前記基準入力信
号と前記被比較入力信号の周波数比較出力信号としたこ
とを特徴とするもので、従来よりも少ない素子数で回路
を構成することができ、大なる効果を奏する。
に、セット端子とリセット端子にそれぞれ基準入力信号
と被比較入力信号が印加され、前記基準入力信号のリー
ディングエッジが到来したときにセットされる第１のRS
フリップフロップ10と、セット端子に前記第１のRSフリ
ップフロップの出力信号と前記基準入力信号の論理積信
号が印加され、リセット端子に前記被比較入力信号が印
加され、前記第１のRSフリップフロップがセットされた
後に前記基準入力信号のトレイリングエッジが到来した
ときにセットされる第２のRSフリップフロップ20と、セ
ット端子に少なくとも前記第２のRSフリップフロップの
出力信号と前記基準入力信号の論理積信号が印加され、
リセット端子に前記被比較入力信号が印加され、前記第
２のRSフリップフロップがセットされた後であって前記
被比較入力信号のリーディングエッジが到来する前に前
記基準入力信号のリーディングエッジが到来したときに
セットされる第３のRSフリップフロップ30を備え、前記
第３のRSフリップフロップの出力信号を前記基準入力信
号と前記被比較入力信号の周波数比較出力信号としたこ
とを特徴とするもので、従来よりも少ない素子数で回路
を構成することができ、大なる効果を奏する。
第１図は本発明の一実施例における周波数比較器の論理
の構成図、第２図は第１図の主要部の信号波形を示すタ
イミングチャート、第３図は本発明の別の実施例におけ
る周波数比較器の回路図である。 10……第１のRSフリップフロップ、20……第２のRSフリ
ップフロップ、30……第３のRSフリップフロップ
の構成図、第２図は第１図の主要部の信号波形を示すタ
イミングチャート、第３図は本発明の別の実施例におけ
る周波数比較器の回路図である。 10……第１のRSフリップフロップ、20……第２のRSフリ
ップフロップ、30……第３のRSフリップフロップ
Claims (1)
- 【請求項１】セット端子とリセット端子にそれぞれ基準
入力信号と被比較入力信号が印加され、前記基準入力信
号のリーディングエッジが到来したときにセットされる
第１のRSフリップフロップと、セット端子に前記第１の
RSフリップフロップの出力信号と前記基準入力信号の論
理積信号が印加され、リセット端子に前記被比較入力信
号が印加され、前記第１のRSフリップフロップがセット
された後に前記基準入力信号のトレイリングエッジが到
来したときにセットされる第２のRSフリップフロップ
と、セット端子に少なくとも前記第２のRSフリップフロ
ップの出力信号と前記基準入力信号の論理積信号が印加
され、リセット端子に前記被比較入力信号が印加され、
前記第２のRSフリップフロップがセットされた後であっ
て前記被比較入力信号のリーディングエッジが到来する
前に前記基準入力信号のリーディングエッジが到来した
ときにセットされる第３のRSフリップフロップを備え、
前記第３のRSフリップフロップの出力信号を前記基準入
力信号と前記被比較入力信号の周波数比較出力信号とし
てなる周波数比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211451A JPH0795083B2 (ja) | 1985-09-25 | 1985-09-25 | 周波数比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211451A JPH0795083B2 (ja) | 1985-09-25 | 1985-09-25 | 周波数比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6270768A JPS6270768A (ja) | 1987-04-01 |
| JPH0795083B2 true JPH0795083B2 (ja) | 1995-10-11 |
Family
ID=16606163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211451A Expired - Lifetime JPH0795083B2 (ja) | 1985-09-25 | 1985-09-25 | 周波数比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795083B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5246699A (en) * | 1975-10-08 | 1977-04-13 | Nippon Zeon Co | Method of treating hollow yarn |
-
1985
- 1985-09-25 JP JP60211451A patent/JPH0795083B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6270768A (ja) | 1987-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |