JPS6270768A - 周波数比較器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル的に２系統の入力信号の周波数の比
較を行う周波数比較器の構成に関する。

従来の技術 ディジタル的に２系統の入力信号の周波数の比較を簡単
に行う周波数比較器の構成としては、例えば、特開昭５
６−１５８５３３号公報に示されるように、数個の双安
定回路を組み合わせた回路が提案され、しかもこれらの
回路は入力信号に関して対称形になっている。

発明が解決しようとする問題点 ところで、この種の回路は他の回路部分も含めて集積回
路化されるのが常であり、より少ない素子数あるいは専
有面積で実現するのが望ましい。。

問題点を解決するための手段 前記した問題点を解決するために本発明の周波数比較器
は、セット側の入力端子に基準入力信号が印加されてそ
のリーディングエツジが到来したときにセットされる第
１の双安定回路と、前記第１の双安定回路がセットされ
た後に前記基準入力信号のトレイリングエツジが到来し
たときにセットされる第２の双安定回路と、前記第２の
双安定回路がセットされた後に前記基準入力信号のリー
ディングエツジが到来したときにセットされる第３の双
安定回路を備え、前記第１．第２．第３の双安定回路の
りセット側の入力端子に被比較入力信号を供給するよう
に構成している。

作用 本発明では前記した構成によって、従来よりも少ない素
子数で構成される周波数比較器を得ることができる。

実施例 以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例における周波数比較器の論理
構成図を示したものであり、第１の入力端子１と第２の
入力端子２にはそれぞれ周波数の比較のための基準入力
信号と被比較入力信号が印加される。この基準入力信号
と被比較入力信号は、そりぞれインバータ３とインバー
タ４を介して、ＮＡＮＤゲート１１とＮＡＮＤゲート１
２によって構成された第１の双安定回路１０のセット端
子１０ａとリセット端子１０ｂに供給されている。

また、ＮＡＮＤゲート２１とＮＡＮＤゲート２２によっ
て構成され、リセット側の入力端子２０ｂに前記インバ
ータ４を介して被比較入力信号が供給されるとともに、
前記第１の双安定回路１０がセットされた後に前記入力
端子１に印加される基準入力信号のトレイリングエツジ
が到来したときにＮＡＮＤゲート５によってセットされ
る第２の双安定回路２０と、ＮＡＮＤゲート３１とＮＡ
ＮＤゲート３２によって構成され、リセット側の入力端
子３０ｂに前記インバータ４を介して被比較入力信号が
供給されるとともに、前記第２の双安定回路２０がセッ
トされた後に前記入力端子１に印加される基準入力信号
のリーディングエツジが到来したときにＮＡＮＤゲート
６によってセット第される３の双安定回路３０を備えて
いる。なお、前記第３の双安定回路の出力信号は周波数
比較出力端子７に供給される。

以上のように構成された周波数比較器について、その動
作を説明する。

第２図は第１図の回路の主要部の信号波形を示したタイ
ミングチャートで、第２図Ａ、Ｂはそれぞれ入力端子１
，２に印加される信号波形を示したものであり、第２図
ＣはゲートＮＡＮＤＩＩの出力信号波形を示したもので
あり、第２図りはＮＡＮＤゲート５の出力信号波形を示
したものであり、第２図ＥはＮＡＮＤゲート２１の出力
信号波形を示したものであり、第２図Ｆ、Ｇはそれぞれ
ＮＡＮＤゲート６．３１の出力信号波形を示したもので
ある。

すなわち、第１の入力端子１に印加される基準入力信号
のリーディングエツジが到来すると、ＮＡＮＤゲート１
１の出力レベルが１°に移行して第１の双安定回路１０
がセットされ、その後に基準入力信号のトレイリングエ
ツジが到来すると、ＮＡＮＤゲート５の出力レベルが“
０゛に移行してＮＡＮＤゲート２１の出力レベルが“１
゛に移行し、その結果、第２の双安定回路２０がセット
される。さらに、第２の入力端子２に印加される被比較
入力信号のレベルが“１°に移行しないうちに、基準入
力信号のリーディングエツジが再び到来すると、ＮＡＮ
Ｄゲート５の出力レベルが“１゛に移行し、それによっ
てＮＡＮＤゲート６の出力レベルが“０゛に移行し、そ
の結果、ＮＡＮＤゲー）２１の出力レベルが１゛に移行
して第３の双安定回路３０がセットされる。

ところが、第２図の破線で示したように、基準入力信号
のリーディングエツジが到来してさらに次のリーディン
グエツジが到来するまでの間に被比較入力信号のリーデ
ィングエツジが到来すると、その時点で第１の双安定回
路１０と第２の双安定回路２０がリセットされるので、
基準入力信号のリーディングエツジが再び到来したとき
に第３の双安定回路３０がセットされることはない。

被比較入力信号の周波数が基準入力信号の周波数よりも
高ければ、基準入力信号のリーディングエツジから次の
リーディングエツジまでの間に被比較入力信号のリーデ
ィングエツジが必ず到来するので、第３の双安定回路３
０はセットされずに周波数被比較出力端子７のレベルは
、　“０゛　となるが、被比較人力信号の周波数が基準
入力信号の周波数よりも低ければ、基準人力信号のリー
ディングエツジから次のリーディングエツジまでの間に
被比較入力信号のリーディングエツジが到来しない状態
が生じ、第３の双安定回路３０はセットされて周波数比
較出力端子７のレベルは、　“１′となる。

なお１、第１図に示した回路はその論理構成を一般化し
たものであるが、必要に応して、使用する集積回路の種
類に合わせた構成をとることができる。

例えば、第３図はＣＭＯ３の３ステートインバータと３
ステートＮＡＮＤゲートを主体にして構成した周波数比
較器の回路図を示したものであり、インパーク１３と３
ステートＮＡＮＤゲート１４によって第１の双安定回路
１０が構成され、インバータ２３と３ステートＮＡＮＤ
ゲート２４によって第２の双安定回路２０が構成され、
インバータ３３と３ステートＮＡＮＤゲート３４によづ
て第３の双安定回路３０が構成されている。また、３ス
テートインバータ８．９はそれぞれ第１図のＮＡＮＤゲ
ート５，６と同様の動作を行う。

このようにして、第１図あるいは第３図に示した周波数
比較器では従来よりも少ないゲート数あるいは素子数で
回路を構成することができる。

発明の効果 本発明の周波数比較器は以上の説明からも明らかなよう
に、セット側の入力端子とりセット側の入力端子にそれ
ぞれ基準人力信号と被比較入力信号が印加され、前記基
準人力信号のリーディングエツジが到来したときにセッ
トされる第１の双安定回路１０と、リセ７）側の入力端
子に前記被比較入力信号が印加され、前記第１の双安定
回路がセットされた後に前記基準入力信号のトレイリン
グエツジが到来したときにセットされる第２の双安定回
路２０と、リセット側の入力端子に前記被比較入力信号
が印加され、前記第２の双安定回路がセットされた後に
前記基準入力信号のリーディングエツジが到来したとき
にセ・ノドされる第３の双安定回路３０を備え、前記第
３の双安定回路の出力信号を前記基準入力信号と前記被
比較入力信号の周波数比較出力信号としたことを特徴と
するもので、従来よりも少ない素子数で回路を構成する
ことができ、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例における周波数比較器の論理
の構成図、第２図は第１図の主要部の信号波形を示すタ
イミングチャート、第３図は本発明の別の実施例におけ
る周波数比較器の回路図である。 １０・・・・・・第１の双安定回路、２０・・・・・第
２の双安定回路、３０・・・・・・第３の双安定回路。

Claims (1)

【特許請求の範囲】
1. セット側の入力端子とリセット側の入力端子にそれぞれ
   基準入力信号と被比較入力信号が印加され、前記基準入
   力信号のリーディングエッジが到来したときにセットさ
   れる第１の双安定回路と、リセット側の入力端子に前記
   被比較入力信号が印加され、前記第１の双安定回路がセ
   ットされた後に前記基準入力信号のトレイリングエッジ
   が到来したときにセットされる第２の双安定回路と、リ
   セット側の入力端子に前記被比較入力信号が印加され、
   前記第２の双安定回路がセットされた後に前記基準入力
   信号のリーディングエッジが到来とたときにセットされ
   る第３の双安定回路とを備え、前記第３の双安定回路の
   出力信号を前記基準入力信号と前記被比較入力信号の周
   波数比較出力信号としてなる周波数比較器。