JPH0795186A - 伝送路切替装置 - Google Patents
伝送路切替装置Info
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- JPH0795186A JPH0795186A JP5235020A JP23502093A JPH0795186A JP H0795186 A JPH0795186 A JP H0795186A JP 5235020 A JP5235020 A JP 5235020A JP 23502093 A JP23502093 A JP 23502093A JP H0795186 A JPH0795186 A JP H0795186A
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- 230000015654 memory Effects 0.000 claims abstract description 38
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- 238000012546 transfer Methods 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 二つの異なる経路を経てＮＮＩフレーム信号
が入力されたときに、経路差による遅延量の違いから生
じるフレームの位相差を少なくし、切替え時における信
号の不連続および瞬断の発生をなくす。 【構成】 送信装置側でＶＣ−３またはＶＣ−４のパス
オーバーヘッドであるＨ４バイトの入力データにＮＮＩ
フレームに対するマルチフレームを構成し、二つの異な
る方路に送信する。受信側では、このマルチフレームを
第一の受信インタフェース部１および第二の受信インタ
フェース部２が入力し、Ｈ４バイトの第一の同期回路３
および第二の同期回路４によりマルチフレーム同期を確
立して二つの方路から到来する信号の位相差を検出し、
制御回路７と第一の遅延メモリ５および第二の遅延メモ
リ６により一方の信号に遅延を与え、セレクタ８を切り
替えることによりパスの無瞬断切替を行い、局内送信イ
ンタフェース部９により出力する。
が入力されたときに、経路差による遅延量の違いから生
じるフレームの位相差を少なくし、切替え時における信
号の不連続および瞬断の発生をなくす。 【構成】 送信装置側でＶＣ−３またはＶＣ−４のパス
オーバーヘッドであるＨ４バイトの入力データにＮＮＩ
フレームに対するマルチフレームを構成し、二つの異な
る方路に送信する。受信側では、このマルチフレームを
第一の受信インタフェース部１および第二の受信インタ
フェース部２が入力し、Ｈ４バイトの第一の同期回路３
および第二の同期回路４によりマルチフレーム同期を確
立して二つの方路から到来する信号の位相差を検出し、
制御回路７と第一の遅延メモリ５および第二の遅延メモ
リ６により一方の信号に遅延を与え、セレクタ８を切り
替えることによりパスの無瞬断切替を行い、局内送信イ
ンタフェース部９により出力する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信に利用
する。本発明は、伝送路の二重化に関する。本発明は二
つの異なる伝送路を経由して到来するディジタル信号の
遅延を合わせて切替える装置として利用する。本発明
は、電力用ディジタル通信網に利用するに適する。
する。本発明は、伝送路の二重化に関する。本発明は二
つの異なる伝送路を経由して到来するディジタル信号の
遅延を合わせて切替える装置として利用する。本発明
は、電力用ディジタル通信網に利用するに適する。
【０００２】
【従来の技術】信頼性を向上するために伝送路を網構成
として、かりに一つの伝送路で障害や保守作業に起因し
て信号が途絶しても通信が途絶しないように自動的に切
替える方式が計画されている。このための従来例伝送路
切替装置として、特開昭６３−９８２５９号公報に記載
の技術がある。この従来例装置は、二つの異なる伝送路
を経由して到来する信号をそれぞれ遅延補償メモリに一
時蓄積しておき、そのメモリの遅延補償量を加減してそ
のフレーム位相を一致させてから切替えを行うものであ
る。
として、かりに一つの伝送路で障害や保守作業に起因し
て信号が途絶しても通信が途絶しないように自動的に切
替える方式が計画されている。このための従来例伝送路
切替装置として、特開昭６３−９８２５９号公報に記載
の技術がある。この従来例装置は、二つの異なる伝送路
を経由して到来する信号をそれぞれ遅延補償メモリに一
時蓄積しておき、そのメモリの遅延補償量を加減してそ
のフレーム位相を一致させてから切替えを行うものであ
る。
【０００３】
【発明が解決しようとする課題】この従来例装置は、ほ
ぼ同一のルートを通る二重化された伝送路、例えば現用
予備の切替えには利用できるが、上述のように網構成さ
れた伝送路を経由した二つの信号を切替えるには適さな
い。すなわち、網構成された伝送路では、通常は最短距
離のルートを経由する信号を受信しているが、何らかの
事情でそのルートを経由する信号を受信することができ
なくなる場合に、きわめて遠方の地域を迂回するルート
の信号に切替えることが必要になることがある。その場
合には、二つの信号の位相差はフレームの範囲を越えて
いて上記従来例装置をそのまま利用することができな
い。
ぼ同一のルートを通る二重化された伝送路、例えば現用
予備の切替えには利用できるが、上述のように網構成さ
れた伝送路を経由した二つの信号を切替えるには適さな
い。すなわち、網構成された伝送路では、通常は最短距
離のルートを経由する信号を受信しているが、何らかの
事情でそのルートを経由する信号を受信することができ
なくなる場合に、きわめて遠方の地域を迂回するルート
の信号に切替えることが必要になることがある。その場
合には、二つの信号の位相差はフレームの範囲を越えて
いて上記従来例装置をそのまま利用することができな
い。
【０００４】上記従来例技術は、フレーム同期をとりフ
レームの先頭ビットのタイミングを比較するものである
ことから、標準的なフレームの長さが１２５μＳである
とすると、その半分の±６２．５μＳの範囲の時間ずれ
に対して有効ではあるが、それを越える時間ずれに対し
ては有効に作用しない。上記±６２．５μＳは光の伝播
速度に対してほぼ２０ｋｍであるが、網構成の伝送路で
は二つのルートの距離の差はしばしば数百ｋｍに達する
ことがあり、上記従来技術をそのまま利用することがで
きない。
レームの先頭ビットのタイミングを比較するものである
ことから、標準的なフレームの長さが１２５μＳである
とすると、その半分の±６２．５μＳの範囲の時間ずれ
に対して有効ではあるが、それを越える時間ずれに対し
ては有効に作用しない。上記±６２．５μＳは光の伝播
速度に対してほぼ２０ｋｍであるが、網構成の伝送路で
は二つのルートの距離の差はしばしば数百ｋｍに達する
ことがあり、上記従来技術をそのまま利用することがで
きない。
【０００５】さらに具体的にＮＮＩフレーム構成を有す
る伝送路について、従来例装置の切替技術を図面を参照
して説明する。
る伝送路について、従来例装置の切替技術を図面を参照
して説明する。
【０００６】図３はＮＮＩフレーム信号によるディジタ
ル伝送路の全体構成を示す図である。
ル伝送路の全体構成を示す図である。
【０００７】第一のＶＣパス終端生成装置１２で生成さ
れたＶＣ−３、４パスを入力とする第一のセクション終
端生成装置１３では、出力されるＮＮＩフレーム信号を
２分岐し、同一の信号をそれぞれ第一の伝送路１０およ
び第二の伝送路１１の両方へ出力する。異なる経路を経
てそれぞれ第一の伝送路１０および第二の伝送路１１よ
り第二のセクション終端生成装置１４に入力された各々
のＮＮＩフレーム信号は、一方が選択された後、第二の
ＶＣパス終端生成装置１５へ送出される。
れたＶＣ−３、４パスを入力とする第一のセクション終
端生成装置１３では、出力されるＮＮＩフレーム信号を
２分岐し、同一の信号をそれぞれ第一の伝送路１０およ
び第二の伝送路１１の両方へ出力する。異なる経路を経
てそれぞれ第一の伝送路１０および第二の伝送路１１よ
り第二のセクション終端生成装置１４に入力された各々
のＮＮＩフレーム信号は、一方が選択された後、第二の
ＶＣパス終端生成装置１５へ送出される。
【０００８】ここで、送信装置から二つの異なる第一の
伝送路１０および第二の伝送路１１を経て第二のセクシ
ョン終端生成装置１４に入力したＮＮＩフレームを有す
る信号の処理とその切替方法について説明する。
伝送路１０および第二の伝送路１１を経て第二のセクシ
ョン終端生成装置１４に入力したＮＮＩフレームを有す
る信号の処理とその切替方法について説明する。
【０００９】図４はセクション終端生成を行う切替装置
の受信部の構成を示すブロック図である。第一および第
二の受信インタフェース部１および２にて、ＮＮＩフレ
ームのＳＯＨ（セクション・オーバーヘッド）が終端さ
れた後、伝送路クロックから装置内クロックへ乗せ替え
に伴うＡＵポインタ値付け替え処理が行われ、ＶＣ−
３、ＶＣ−４が出力される。第一および第二の受信イン
タフェース部１および２から出力された各々のＶＣ−
３、ＶＣ−４はセレクタ８へ入力され、外部からの制御
によりセレクタ８が切り替えられ、第一の伝送路１０か
ら第二の伝送路１１への切替え、または第二の伝送路１
１から第一の伝送路１０への切替えが行われる。
の受信部の構成を示すブロック図である。第一および第
二の受信インタフェース部１および２にて、ＮＮＩフレ
ームのＳＯＨ（セクション・オーバーヘッド）が終端さ
れた後、伝送路クロックから装置内クロックへ乗せ替え
に伴うＡＵポインタ値付け替え処理が行われ、ＶＣ−
３、ＶＣ−４が出力される。第一および第二の受信イン
タフェース部１および２から出力された各々のＶＣ−
３、ＶＣ−４はセレクタ８へ入力され、外部からの制御
によりセレクタ８が切り替えられ、第一の伝送路１０か
ら第二の伝送路１１への切替え、または第二の伝送路１
１から第一の伝送路１０への切替えが行われる。
【００１０】このように従来の伝送路切替方式では、二
つの異なる経路を経てＮＮＩフレーム信号が入力された
場合、信号に経路差があると遅延量が異なるため、フレ
ーム位相が異なり、また、通過してくる装置でポインタ
処理を伴う場合、ポインタ値が異なるため、ＮＮＩフレ
ーム中のＶＣ位置が異なる。そのため、外部からの制御
によりセレクタを切り替えることで信号の切替を行う場
合、切替元の信号と切替先の信号位相が一致せず、切替
え時に信号の不連続が起こり、瞬断が発生する問題があ
った。
つの異なる経路を経てＮＮＩフレーム信号が入力された
場合、信号に経路差があると遅延量が異なるため、フレ
ーム位相が異なり、また、通過してくる装置でポインタ
処理を伴う場合、ポインタ値が異なるため、ＮＮＩフレ
ーム中のＶＣ位置が異なる。そのため、外部からの制御
によりセレクタを切り替えることで信号の切替を行う場
合、切替元の信号と切替先の信号位相が一致せず、切替
え時に信号の不連続が起こり、瞬断が発生する問題があ
った。
【００１１】本発明はこのような背景に行われたもので
あって、複数フレームにわたり位相差が発生する信号に
ついて伝送路の切替を無瞬断に行うことができる方式を
提供することを目的とする。本発明は、網構成された伝
送路に配置される伝送路の切替方式を提供することを目
的とする。
あって、複数フレームにわたり位相差が発生する信号に
ついて伝送路の切替を無瞬断に行うことができる方式を
提供することを目的とする。本発明は、網構成された伝
送路に配置される伝送路の切替方式を提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明の第一は、二つの
異なる伝送路を経由して到来する信号を受信する二つの
受信インタフェース部と、この受信インタフェース部の
出力をそれぞれ一時蓄積する二つの遅延メモリと、この
二つの遅延メモリの読出出力の一方を選択するセレクタ
と、その二つの遅延メモリの読出出力の位相が一致する
ようにその二つの遅延メモリの遅延量を制御する制御回
路とを備えた伝送路切替装置において、前記二つの遅延
メモリは前記信号の複数フレームに対応する容量を持
ち、前記二つの受信インタフェース部の出力信号の複数
フレームにわたり位相の異なる信号について、その信号
の送信側で挿入されたポインタを基準に同期タイミング
を検出し前記制御回路に与える同期回路を備えたことを
特徴とする。
異なる伝送路を経由して到来する信号を受信する二つの
受信インタフェース部と、この受信インタフェース部の
出力をそれぞれ一時蓄積する二つの遅延メモリと、この
二つの遅延メモリの読出出力の一方を選択するセレクタ
と、その二つの遅延メモリの読出出力の位相が一致する
ようにその二つの遅延メモリの遅延量を制御する制御回
路とを備えた伝送路切替装置において、前記二つの遅延
メモリは前記信号の複数フレームに対応する容量を持
ち、前記二つの受信インタフェース部の出力信号の複数
フレームにわたり位相の異なる信号について、その信号
の送信側で挿入されたポインタを基準に同期タイミング
を検出し前記制御回路に与える同期回路を備えたことを
特徴とする。
【００１３】前記伝送路を経由して到来する信号は、Ｃ
ＣＩＴＴ規格Ｇ７０７、同７０８、同７０９のいずれか
に規定するＮＮＩフレーム構成を有する信号であり、前
記複数フレームはＮＮＩフレームのＨ４バイトであるこ
とが望ましい。
ＣＩＴＴ規格Ｇ７０７、同７０８、同７０９のいずれか
に規定するＮＮＩフレーム構成を有する信号であり、前
記複数フレームはＮＮＩフレームのＨ４バイトであるこ
とが望ましい。
【００１４】本発明の第二は、フレーム信号の生成時に
複数フレームについて少なくとも一つの識別可能なポイ
ンタを挿入して信号を送信する送信装置を備え、このフ
レーム信号を二つの異なる伝送路を経由して受信する受
信装置を備え、その受信装置は、到来する二つの信号を
受信する二つの受信インタフェース部と、この受信イン
タフェース部の出力をそれぞれ一時蓄積する二つの遅延
メモリと、この二つの遅延メモリの読出出力の一方を選
択するセレクタと、その二つの遅延メモリの読出出力の
位相が一致するようにその二つの遅延メモリの遅延量を
制御する制御回路とを備え、前記二つの遅延メモリは前
記信号の複数フレームに対応する容量を持ち、前記二つ
の信号インタフェース部の出力信号の複数フレームにわ
たり位相の異なる信号について、その信号の送信側で挿
入されたポインタを基準に同期タイミングを検出し前記
制御回路に与える同期回路を備えたことを特徴とする。
複数フレームについて少なくとも一つの識別可能なポイ
ンタを挿入して信号を送信する送信装置を備え、このフ
レーム信号を二つの異なる伝送路を経由して受信する受
信装置を備え、その受信装置は、到来する二つの信号を
受信する二つの受信インタフェース部と、この受信イン
タフェース部の出力をそれぞれ一時蓄積する二つの遅延
メモリと、この二つの遅延メモリの読出出力の一方を選
択するセレクタと、その二つの遅延メモリの読出出力の
位相が一致するようにその二つの遅延メモリの遅延量を
制御する制御回路とを備え、前記二つの遅延メモリは前
記信号の複数フレームに対応する容量を持ち、前記二つ
の信号インタフェース部の出力信号の複数フレームにわ
たり位相の異なる信号について、その信号の送信側で挿
入されたポインタを基準に同期タイミングを検出し前記
制御回路に与える同期回路を備えたことを特徴とする。
【００１５】
【作用】本発明の方式では送信側で複数フレームにわた
る時間で所定のポインタを挿入する。受信側ではこのポ
ンイタを検出して、複数フレームにわたる時間差を適切
に検出する。
る時間で所定のポインタを挿入する。受信側ではこのポ
ンイタを検出して、複数フレームにわたる時間差を適切
に検出する。
【００１６】さらに具体的には、伝送路の信号がＣＣＩ
ＴＴ規格Ｇ７０７、同７０８、同７０９のいずれかに規
定するＮＮＩフレーム構成を有する信号であるとき、Ｎ
ＮＩフレームのＨ４バイトについて挿入されているポイ
ンタを利用して時間差を検出する。これにより、 １２５μＳ×４８（フレーム）／２＝３ｍＳ すなわち、±３ｍＳの時間差がある信号についても無瞬
断切替を実現することができる。
ＴＴ規格Ｇ７０７、同７０８、同７０９のいずれかに規
定するＮＮＩフレーム構成を有する信号であるとき、Ｎ
ＮＩフレームのＨ４バイトについて挿入されているポイ
ンタを利用して時間差を検出する。これにより、 １２５μＳ×４８（フレーム）／２＝３ｍＳ すなわち、±３ｍＳの時間差がある信号についても無瞬
断切替を実現することができる。
【００１７】これにより伝送路が網構成されている場合
に、異なる経路を経由して到来する信号についても十分
に無瞬断切替を実現することができる。
に、異なる経路を経由して到来する信号についても十分
に無瞬断切替を実現することができる。
【００１８】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。
る。図１は本発明実施例の構成を示すブロック図であ
る。
【００１９】本発明実施例伝送路切替装置１０１は、二
つの異なる伝送路を経由して到来する信号を受信する第
一のインタフェース部１および第二の受信インタフェー
ス部２と、この第一の受信インタフェース部１および第
二の受信インタフェース部２の出力をそれぞれ一時蓄積
する第一の遅延メモリ５および第二の遅延メモリ６と、
この第一の遅延メモリ５および第二の遅延メモリ６の読
出出力の一方を選択するセレクタ８と、第一の遅延メモ
リ５および第二の遅延メモリ６の読出出力の位相が一致
するようにその遅延量を制御する制御回路７とを備え、
さらに、本発明の特徴として、第一の遅延メモリ５およ
び第二の遅延メモリ６は前記信号の複数フレームに対応
する容量を持ち、第一の受信インタフェース部１および
第二のインタフェース部２の出力信号の複数フレームに
わたり位相の異なる信号について、その信号の送信側で
挿入されたポインタを基準に同期タイミングを検出し制
御回路７に与える第一の同期回路３および第二の同期回
路４を備える。
つの異なる伝送路を経由して到来する信号を受信する第
一のインタフェース部１および第二の受信インタフェー
ス部２と、この第一の受信インタフェース部１および第
二の受信インタフェース部２の出力をそれぞれ一時蓄積
する第一の遅延メモリ５および第二の遅延メモリ６と、
この第一の遅延メモリ５および第二の遅延メモリ６の読
出出力の一方を選択するセレクタ８と、第一の遅延メモ
リ５および第二の遅延メモリ６の読出出力の位相が一致
するようにその遅延量を制御する制御回路７とを備え、
さらに、本発明の特徴として、第一の遅延メモリ５およ
び第二の遅延メモリ６は前記信号の複数フレームに対応
する容量を持ち、第一の受信インタフェース部１および
第二のインタフェース部２の出力信号の複数フレームに
わたり位相の異なる信号について、その信号の送信側で
挿入されたポインタを基準に同期タイミングを検出し制
御回路７に与える第一の同期回路３および第二の同期回
路４を備える。
【００２０】前記伝送路を経由して到来する信号は、Ｃ
ＣＩＴＴ規格Ｇ７０７、同７０８、同７０９のいずれか
に規定するＮＮＩフレーム構成を有する信号であり、前
記複数フレームはＮＮＩフレームのＨ４バイトである。
ＣＩＴＴ規格Ｇ７０７、同７０８、同７０９のいずれか
に規定するＮＮＩフレーム構成を有する信号であり、前
記複数フレームはＮＮＩフレームのＨ４バイトである。
【００２１】このように構成された伝送路切替装置１０
１を用いた伝送路切替方式の例としては、図２に示すよ
うに、フレーム信号の生成時に複数フレームについて少
なくとも一つの識別可能なポインタを挿入して信号を送
信する送信装置２００と、このフレーム信号を二つの異
なる伝送路を経由して受信する受信装置１００とを備
え、受信装置１００に伝送路切替装置１０１が含まれた
ものがある。
１を用いた伝送路切替方式の例としては、図２に示すよ
うに、フレーム信号の生成時に複数フレームについて少
なくとも一つの識別可能なポインタを挿入して信号を送
信する送信装置２００と、このフレーム信号を二つの異
なる伝送路を経由して受信する受信装置１００とを備
え、受信装置１００に伝送路切替装置１０１が含まれた
ものがある。
【００２２】次に、このように構成された本発明実施例
の動作について説明する。
の動作について説明する。
【００２３】送信装置２００から異なる経路を経て第一
の伝送路１０および第二の伝送路１１より入力されたＮ
ＮＩフレームを有する信号は、それぞれ第一のインタフ
ェース部１および第二のインタフェース部２にてＮＮＩ
フレームのＳＯＨ（セクション・オーバヘッド）が終端
され、伝送路クロックから局内クロックへの乗せ替えに
伴い、局内フレーム位相に対するポインタ値の付け替え
が行われる。
の伝送路１０および第二の伝送路１１より入力されたＮ
ＮＩフレームを有する信号は、それぞれ第一のインタフ
ェース部１および第二のインタフェース部２にてＮＮＩ
フレームのＳＯＨ（セクション・オーバヘッド）が終端
され、伝送路クロックから局内クロックへの乗せ替えに
伴い、局内フレーム位相に対するポインタ値の付け替え
が行われる。
【００２４】一般に、二つの異なる経路を経てＮＮＩ信
号が入力された場合、信号に線路長差があると遅延量が
異なるため、フレーム位相が異なり、また、通過してく
る装置でポインタ処理を伴う場合ポインタ値が異なり、
ＮＮＩフレーム中のＶＣ位置が異なるので、２系統の第
一の受信インタフェース部１および第二の受信インタフ
ェース部２から出力されるＶＣ−３またはＶＣ−４パス
の信号は位相が一致していない。
号が入力された場合、信号に線路長差があると遅延量が
異なるため、フレーム位相が異なり、また、通過してく
る装置でポインタ処理を伴う場合ポインタ値が異なり、
ＮＮＩフレーム中のＶＣ位置が異なるので、２系統の第
一の受信インタフェース部１および第二の受信インタフ
ェース部２から出力されるＶＣ−３またはＶＣ−４パス
の信号は位相が一致していない。
【００２５】そこで、図３に示す送信装置２００の第一
のＶＣパス終端生成装置１２において、あらかじめ、Ｎ
ＮＩフレームのＶＣ−３またはＶＣ−４のＰＯＨである
Ｈ４バイトに、例えば４８マルチフレームを構成してお
く。図１に示す第一の受信インタフェース部１および第
二の受信インタフェース部２の出力に接続された第一の
同期回路３および第二の同期回路４では、前述のＨ４バ
イトのマルチフレーム位相を検出してマルチフレーム同
期を確立し、それぞれ最大４８マルチフレーム長に相当
する容量の第一の遅延メモリ５および第二の遅延メモリ
６に受信データを書き込む。
のＶＣパス終端生成装置１２において、あらかじめ、Ｎ
ＮＩフレームのＶＣ−３またはＶＣ−４のＰＯＨである
Ｈ４バイトに、例えば４８マルチフレームを構成してお
く。図１に示す第一の受信インタフェース部１および第
二の受信インタフェース部２の出力に接続された第一の
同期回路３および第二の同期回路４では、前述のＨ４バ
イトのマルチフレーム位相を検出してマルチフレーム同
期を確立し、それぞれ最大４８マルチフレーム長に相当
する容量の第一の遅延メモリ５および第二の遅延メモリ
６に受信データを書き込む。
【００２６】この第一の遅延メモリ５および第二の遅延
メモリ６から読み出しを行うときには制御回路７によ
り、切替え先の位相が進んでいる場合には、切替え先の
遅延量を増やし、切替え先の位相が遅れている場合は、
切替え先の遅延を減らすことで、二つの信号の読み出し
位相が同一となるように制御し、第一の伝送路１０およ
び第二の伝送路１１から到来する信号の位相を一致させ
てセレクタ８へ入力する。セレクタ８へ入力された信号
は位相が一致しているので、外部からの制御によりセレ
クタ８を切り替えるときに、データに不連続や重複が起
きることなく、無瞬断で伝送路の切替えを行うことがで
きる。
メモリ６から読み出しを行うときには制御回路７によ
り、切替え先の位相が進んでいる場合には、切替え先の
遅延量を増やし、切替え先の位相が遅れている場合は、
切替え先の遅延を減らすことで、二つの信号の読み出し
位相が同一となるように制御し、第一の伝送路１０およ
び第二の伝送路１１から到来する信号の位相を一致させ
てセレクタ８へ入力する。セレクタ８へ入力された信号
は位相が一致しているので、外部からの制御によりセレ
クタ８を切り替えるときに、データに不連続や重複が起
きることなく、無瞬断で伝送路の切替えを行うことがで
きる。
【００２７】
【発明の効果】以上説明したように本発明によれば、Ｎ
ＮＩフレーム信号のＨ４バイトのデータにマルチフレー
ムを構成することにより、二つの異なる伝送路を経た信
号の遅延量の違いから生ずる位相差を吸収し、回線サー
ビスに影響を与えることなく、無瞬断で伝送路の切替え
を行うことができる効果がある。
ＮＩフレーム信号のＨ４バイトのデータにマルチフレー
ムを構成することにより、二つの異なる伝送路を経た信
号の遅延量の違いから生ずる位相差を吸収し、回線サー
ビスに影響を与えることなく、無瞬断で伝送路の切替え
を行うことができる効果がある。
【図１】本発明実施例の構成を示すブロック図。
【図２】本発明実施例に係わる伝送路切替方式の構成例
を示すブロック図。
を示すブロック図。
【図３】ＮＮＩフレーム信号の伝送方式を説明するブロ
ック図。
ック図。
【図４】従来例における伝送路切替装置の受信側の構成
を示すブロック図。
を示すブロック図。
１ 第一の受信インタフェース部 ２ 第二の受信インタフェース部 ３ 第一の同期回路 ４ 第二の同期回路 ５ 第一の遅延メモリ ６ 第二の遅延メモリ ７ 制御回路 ８ セレクタ ９ 局内送信インタフェース部 １０ 第一の伝送路 １１ 第二の伝送路 １２ 第一のＶＣパス終端生成装置 １３ 第一のセクション終端生成装置 １４ 第二のセクション終端生成装置 １５ 第二のＶＣパス終端生成装置 １００ 受信装置 １０１ 伝送路切替装置 ２００ 送信装置
Claims (3)
- 【請求項１】 二つの異なる伝送路を経由して到来する
信号を受信する二つの受信インタフェース部と、この受
信インタフェース部の出力をそれぞれ一時蓄積する二つ
の遅延メモリと、この二つの遅延メモリの読出出力の一
方を選択するセレクタと、その二つの遅延メモリの読出
出力の位相が一致するようにその二つの遅延メモリの遅
延量を制御する制御回路とを備えた伝送路切替装置にお
いて、 前記二つの遅延メモリは前記信号の複数フレームに対応
する容量を持ち、 前記二つの受信インタフェース部の出力信号の複数フレ
ームにわたり位相の異なる信号について、その信号の送
信側で挿入されたポインタを基準に同期タイミングを検
出し前記制御回路に与える同期回路を備えたことを特徴
とする伝送路切替装置。 - 【請求項２】 前記伝送路を経由して到来する信号は、
ＣＣＩＴＴ規格Ｇ７０７、同７０８、同７０９のいずれ
かに規定するＮＮＩフレーム構成を有する信号であり、
前記複数フレームはＮＮＩフレームのＨ４バイトである
請求項１記載の伝送路切替装置。 - 【請求項３】 フレーム信号の生成時に複数フレームに
ついて少なくとも一つの識別可能なポインタを挿入して
信号を送信する送信装置を備え、 このフレーム信号を二つの異なる伝送路を経由して受信
する受信装置を備え、 その受信装置は、 到来する二つの信号を受信する二つの受信インタフェー
ス部と、この受信インタフェース部の出力をそれぞれ一
時蓄積する二つの遅延メモリと、この二つの遅延メモリ
の読出出力の一方を選択するセレクタと、その二つの遅
延メモリの読出出力の位相が一致するようにその二つの
遅延メモリの遅延量を制御する制御回路とを備え、 前記二つの遅延メモリは前記信号の複数フレームに対応
する容量を持ち、 前記二つの受信インタフェース部の出力信号の複数フレ
ームにわたり位相の異なる信号について、その信号の送
信側で挿入されたポインタを基準に同期タイミングを検
出し前記制御回路に与える同期回路を備えたことを特徴
とする伝送路切替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5235020A JP2868398B2 (ja) | 1993-09-21 | 1993-09-21 | 伝送路切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5235020A JP2868398B2 (ja) | 1993-09-21 | 1993-09-21 | 伝送路切替装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0795186A true JPH0795186A (ja) | 1995-04-07 |
| JP2868398B2 JP2868398B2 (ja) | 1999-03-10 |
Family
ID=16979891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5235020A Expired - Lifetime JP2868398B2 (ja) | 1993-09-21 | 1993-09-21 | 伝送路切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868398B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382723B2 (en) | 2002-03-01 | 2008-06-03 | Nippon Telegraph And Telephone Corporation | Hitless switching system and transmission apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03139032A (ja) * | 1989-10-24 | 1991-06-13 | Fujitsu Ltd | 同期網における同期切替装置 |
-
1993
- 1993-09-21 JP JP5235020A patent/JP2868398B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03139032A (ja) * | 1989-10-24 | 1991-06-13 | Fujitsu Ltd | 同期網における同期切替装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382723B2 (en) | 2002-03-01 | 2008-06-03 | Nippon Telegraph And Telephone Corporation | Hitless switching system and transmission apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2868398B2 (ja) | 1999-03-10 |
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