JPH0795258A - デジタル・タイミング回復回路及び回復方法 - Google Patents
デジタル・タイミング回復回路及び回復方法Info
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- JPH0795258A JPH0795258A JP1143294A JP1143294A JPH0795258A JP H0795258 A JPH0795258 A JP H0795258A JP 1143294 A JP1143294 A JP 1143294A JP 1143294 A JP1143294 A JP 1143294A JP H0795258 A JPH0795258 A JP H0795258A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】乗算器を用いずに実現することができるデジタ
ル・タイミング回復回路を提供する。 【構成】信号は同調器１２によって受け取られ、そのサ
ンプリング比がタイミング回復回路２０によって制御さ
れ、ナイキスト・フィルタ１６を経て出力された同相及
び直角位相信号が、非線形演算回路２２を通過し、この
信号がさらに受け取った信号のシンボル比に通過帯域の
中心があるバイカッド構成フィルタ２８を通過する。バ
イカッド構成フィルタ２８の直角出力信号は、サンプリ
ング比の関数として信号発生器３８によって生成され
た、内部信号と相互相関関係付けられて、周波数誤差信
号を生成する。ＤＰＬＬ回路３０は周波数誤差信号を受
け取り、Ａ／Ｄ変換器のサンプリング比を制御するため
の制御信号を生成する。ＤＰＬＬ回路３０は、バイカッ
ド構成フィルタの出力が内部信号発生器３８の出力信号
に位相同期されるまで、サンプリング比を調整する。
ル・タイミング回復回路を提供する。 【構成】信号は同調器１２によって受け取られ、そのサ
ンプリング比がタイミング回復回路２０によって制御さ
れ、ナイキスト・フィルタ１６を経て出力された同相及
び直角位相信号が、非線形演算回路２２を通過し、この
信号がさらに受け取った信号のシンボル比に通過帯域の
中心があるバイカッド構成フィルタ２８を通過する。バ
イカッド構成フィルタ２８の直角出力信号は、サンプリ
ング比の関数として信号発生器３８によって生成され
た、内部信号と相互相関関係付けられて、周波数誤差信
号を生成する。ＤＰＬＬ回路３０は周波数誤差信号を受
け取り、Ａ／Ｄ変換器のサンプリング比を制御するため
の制御信号を生成する。ＤＰＬＬ回路３０は、バイカッ
ド構成フィルタの出力が内部信号発生器３８の出力信号
に位相同期されるまで、サンプリング比を調整する。
Description
【０００１】
【産業上の利用分野】本発明は、シンボルタイミング回
復方式に係り、特にデジタル方式のシンボルタイミング
回復回路及び回復方法に関するものである。
復方式に係り、特にデジタル方式のシンボルタイミング
回復回路及び回復方法に関するものである。
【０００２】
【従来の技術】高精細度（品位）テレビ（”ＨＤＴ
Ｖ”）サービスなどの各種伝送サービスでは、データ伝
送用の直角振幅変調（”ＱＡＭ”）信号を、現在使用し
ているか使用するものと見込まれる。上記サービスで伝
送されたデータは、ＱＡＭアナログ伝送信号の形で、各
シンボルが多数のビットからなる、一連のシンボルを具
備したビットストリームに相当する。
Ｖ”）サービスなどの各種伝送サービスでは、データ伝
送用の直角振幅変調（”ＱＡＭ”）信号を、現在使用し
ているか使用するものと見込まれる。上記サービスで伝
送されたデータは、ＱＡＭアナログ伝送信号の形で、各
シンボルが多数のビットからなる、一連のシンボルを具
備したビットストリームに相当する。
【０００３】受信装置は、ＱＡＭ信号その他の一連のシ
ンボルからなる信号からデータを回復するために、受け
取ったアナログ信号をデジタル信号に変換し、信号ビッ
トストリームからなる各シンボルを識別する必要があ
る。シンボルタイミング回復は、受け取られる変調済み
波形からそのシンボル比または複数のシンボル比でクロ
ック信号を回復するために使用される。このクロック信
号はさらに、受信装置によって使用されて、連続時間受
信された信号を離散時間数列のデータシンボルに変換す
ることができる。
ンボルからなる信号からデータを回復するために、受け
取ったアナログ信号をデジタル信号に変換し、信号ビッ
トストリームからなる各シンボルを識別する必要があ
る。シンボルタイミング回復は、受け取られる変調済み
波形からそのシンボル比または複数のシンボル比でクロ
ック信号を回復するために使用される。このクロック信
号はさらに、受信装置によって使用されて、連続時間受
信された信号を離散時間数列のデータシンボルに変換す
ることができる。
【０００４】ＱＡＭ復調器は、通常、他の形式の同期化
よりシンボルタイミング回復に依存する度合いが高い。
シンボルタイミングはシンボル同期化やビット同期化と
も呼ばれ、この場合には、受け取ったＱＡＭアナログ波
形を正しくサンプリングして、シンボル間妨害（”ＩＳ
Ｉ”）ひずみを最小限に抑え、シンボルタイミングの基
線を確定する必要がある。
よりシンボルタイミング回復に依存する度合いが高い。
シンボルタイミングはシンボル同期化やビット同期化と
も呼ばれ、この場合には、受け取ったＱＡＭアナログ波
形を正しくサンプリングして、シンボル間妨害（”ＩＳ
Ｉ”）ひずみを最小限に抑え、シンボルタイミングの基
線を確定する必要がある。
【０００５】現在、スペクトル線の抽出や平均最小二乗
（”ＫＭＳ”）タイミング回路の使用などの、様々な方
法が、シンボルタイミング回復用として存在する。現
在、スペクトル線抽出方法は、シンボルタイミング回復
のために最も広く使用されている方法であり、アナログ
回路を用いて実現されることが多い。
（”ＫＭＳ”）タイミング回路の使用などの、様々な方
法が、シンボルタイミング回復用として存在する。現
在、スペクトル線抽出方法は、シンボルタイミング回復
のために最も広く使用されている方法であり、アナログ
回路を用いて実現されることが多い。
【０００６】
【発明が解決しようとする課題】周知のタイミング回復
方法は、通常は、アナログ・タイミング回復方法を使用
している。上記のタイミング回復回路は、受け取ったＱ
ＡＭ信号をダイオードに通過させ、さらにＱＡＭ信号の
エンベロープを使用して、ビット・タイミング情報を抽
出することができる。上記の周知のアナログ回路には、
デジタル・タイミング回復回路より不利な点がいくつか
ある。不利な点の一つとして、伝送された信号にパルス
整形用の超過帯域幅が少量しかない時に重要な、ナイキ
スト・フィルタのデジタル整合フィルタ原理を上記のア
ナルグ回路が利用できないことが挙げられる。
方法は、通常は、アナログ・タイミング回復方法を使用
している。上記のタイミング回復回路は、受け取ったＱ
ＡＭ信号をダイオードに通過させ、さらにＱＡＭ信号の
エンベロープを使用して、ビット・タイミング情報を抽
出することができる。上記の周知のアナログ回路には、
デジタル・タイミング回復回路より不利な点がいくつか
ある。不利な点の一つとして、伝送された信号にパルス
整形用の超過帯域幅が少量しかない時に重要な、ナイキ
スト・フィルタのデジタル整合フィルタ原理を上記のア
ナルグ回路が利用できないことが挙げられる。
【０００７】パルスを整形するための超過帯域幅が１０
パーセントしかないＨＤＴＶ信号の場合には、非線形演
算後に生じる信号音の信号雑音比（”ＳＮＲ”）が非常
に低くなる。この場合には、整合ナイキスト・フィルタ
を使用しない時より、ＱＡＭ信号から回復されるタイミ
ング信号のクロック・ジッタが減ることがあるので、ア
ナログ・フィルタではなく整合ナイキスト・フィルタを
使用して得られるＳＮＲ改善が重要になる。
パーセントしかないＨＤＴＶ信号の場合には、非線形演
算後に生じる信号音の信号雑音比（”ＳＮＲ”）が非常
に低くなる。この場合には、整合ナイキスト・フィルタ
を使用しない時より、ＱＡＭ信号から回復されるタイミ
ング信号のクロック・ジッタが減ることがあるので、ア
ナログ・フィルタではなく整合ナイキスト・フィルタを
使用して得られるＳＮＲ改善が重要になる。
【０００８】周知のアナログ・タイミング回路には、実
現しにくく高価な、精度の高いアナログ位相ロック・ル
ープ回路が必要になるという不都合な点もある。アナロ
グ・タイミング回復回路は、チップ・セットの一部とし
て実現することが難しく高価だという点でも不都合であ
る。
現しにくく高価な、精度の高いアナログ位相ロック・ル
ープ回路が必要になるという不都合な点もある。アナロ
グ・タイミング回復回路は、チップ・セットの一部とし
て実現することが難しく高価だという点でも不都合であ
る。
【０００９】アナログ・タイミング回復回路を実現しに
くくかなり高い費用を要するのは、成分許容範囲不整合
感度のためにアナログ・タイミング回路の微同調が必要
になることにもよる。この微同調は時間を喰うことが多
いので、アナログ・タイミング回復回路の費用が大幅に
増える。このため、アナログシンボルタイミング回復回
路は、実現するのに高価で困難なこともある。
くくかなり高い費用を要するのは、成分許容範囲不整合
感度のためにアナログ・タイミング回路の微同調が必要
になることにもよる。この微同調は時間を喰うことが多
いので、アナログ・タイミング回復回路の費用が大幅に
増える。このため、アナログシンボルタイミング回復回
路は、実現するのに高価で困難なこともある。
【００１０】本発明の目的は、乗算器を使用せずに実現
することができる、実現効果のあるデジタル・タイミン
グ回復方式を提供することにある。
することができる、実現効果のあるデジタル・タイミン
グ回復方式を提供することにある。
【００１１】
【課題を解決するための手段】本発明のタイミング回復
方式は、ＨＤＴＶ受信装置を始めとする各種受信装置の
シンボルタイミング回復回路などに使用するのに適し
た、スペクトル線抽出に基づいた、シンボルタイミング
回復方式を実現する。
方式は、ＨＤＴＶ受信装置を始めとする各種受信装置の
シンボルタイミング回復回路などに使用するのに適し
た、スペクトル線抽出に基づいた、シンボルタイミング
回復方式を実現する。
【００１２】本発明のタイミング回復回路は、平均周波
数誤差信号を受け取るための平均周波数誤差信号入力、
前記平均周波数誤差信号の関数として周波数Ｆｓのサン
プリング周波数制御信号を生成する手段、及び前記サン
プリング周波数制御信号を出力するための出力を有する
発振器と、同調器からアナログ信号を受け取るために該
同調器に結合するのに適したアナログ信号入力、前記サ
ンプリング周波数制御信号を受け取るために及び前記ア
ナログ信号をサンプリングする比率を制御するために前
記発振器の出力と結合されたサンプリング周波数制御信
号入力、前記アナログ信号からデジタル信号を生成する
手段、及び生成された該デジタル信号を出力するための
出力とを有するアナログ／デジタル変換器と、前記デジ
タル信号を受け取るために前記アナログ／デジタル変換
器のデジタル信号出力に結合された入力、前記デジタル
信号を濾波して同相信号を生成する手段、及び該同相信
号を出力するための１番目の出力を有するナイキスト・
フィルタと、前記同相信号を受け取るために前記ナイキ
スト・フィルタの１番目の出力と結合された１番目の入
力、前記同相信号の非線形演算を実行してタイミング信
号を生成する手段、及び該タイミング信号を出力するた
めの出力を有する非線形演算回路と、Ｆｓ／４が周波数
Ｆｓの分数になっていて該周波数Ｆｓ／４に中心がある
通過帯域、前記タイミング信号を受け取るために前記非
線形演算回路の出力と結合された入力、前記タイミング
信号を濾波して直角位相基準信号を生成する手段、及び
前記直角位相基準信号を出力するための出力を有するバ
イカッド構成フィルタと、前記サンプリング周波数制御
信号を受け取るために前記発振器の出力と結合された入
力、周波数がＦｓの内部クロック信号を前記サンプリン
グ周波数制御信号の関数として生成する手段、及び該内
部クロック信号を出力するための出力を有する信号発生
器と、前記内部クロック信号を受け取るために前記信号
発生器の出力と結合された１番目の入力、前記直角位相
基準信号を受け取るために前記バイカッド構成フィルタ
の出力に結合された２番目の入力、前記内部クロック信
号と前記直角位相基準信号を相互に相関関係付けて周波
数誤差信号を生成する手段、及び該周波数誤差信号を出
力するための出力を有する相互相関関係器と、前記相互
相関関係器の出力と結合された入力、前記発振器によっ
て生成された前記サンプリング制御信号の周波数を調整
するために前記平均周波数誤差信号を生成する手段、及
び前記発振器の入力と結合された出力を有するデジタル
位相同期ループ回路と、前記信号発生器と結合された前
記内部クロック信号からシンボル決定クロック信号を生
成するための手段、とを具備することを特徴とする。
数誤差信号を受け取るための平均周波数誤差信号入力、
前記平均周波数誤差信号の関数として周波数Ｆｓのサン
プリング周波数制御信号を生成する手段、及び前記サン
プリング周波数制御信号を出力するための出力を有する
発振器と、同調器からアナログ信号を受け取るために該
同調器に結合するのに適したアナログ信号入力、前記サ
ンプリング周波数制御信号を受け取るために及び前記ア
ナログ信号をサンプリングする比率を制御するために前
記発振器の出力と結合されたサンプリング周波数制御信
号入力、前記アナログ信号からデジタル信号を生成する
手段、及び生成された該デジタル信号を出力するための
出力とを有するアナログ／デジタル変換器と、前記デジ
タル信号を受け取るために前記アナログ／デジタル変換
器のデジタル信号出力に結合された入力、前記デジタル
信号を濾波して同相信号を生成する手段、及び該同相信
号を出力するための１番目の出力を有するナイキスト・
フィルタと、前記同相信号を受け取るために前記ナイキ
スト・フィルタの１番目の出力と結合された１番目の入
力、前記同相信号の非線形演算を実行してタイミング信
号を生成する手段、及び該タイミング信号を出力するた
めの出力を有する非線形演算回路と、Ｆｓ／４が周波数
Ｆｓの分数になっていて該周波数Ｆｓ／４に中心がある
通過帯域、前記タイミング信号を受け取るために前記非
線形演算回路の出力と結合された入力、前記タイミング
信号を濾波して直角位相基準信号を生成する手段、及び
前記直角位相基準信号を出力するための出力を有するバ
イカッド構成フィルタと、前記サンプリング周波数制御
信号を受け取るために前記発振器の出力と結合された入
力、周波数がＦｓの内部クロック信号を前記サンプリン
グ周波数制御信号の関数として生成する手段、及び該内
部クロック信号を出力するための出力を有する信号発生
器と、前記内部クロック信号を受け取るために前記信号
発生器の出力と結合された１番目の入力、前記直角位相
基準信号を受け取るために前記バイカッド構成フィルタ
の出力に結合された２番目の入力、前記内部クロック信
号と前記直角位相基準信号を相互に相関関係付けて周波
数誤差信号を生成する手段、及び該周波数誤差信号を出
力するための出力を有する相互相関関係器と、前記相互
相関関係器の出力と結合された入力、前記発振器によっ
て生成された前記サンプリング制御信号の周波数を調整
するために前記平均周波数誤差信号を生成する手段、及
び前記発振器の入力と結合された出力を有するデジタル
位相同期ループ回路と、前記信号発生器と結合された前
記内部クロック信号からシンボル決定クロック信号を生
成するための手段、とを具備することを特徴とする。
【００１３】本発明の実施例によれば、本発明に従って
実現されたデジタル・タイミング回復回路は、本発明の
タイミング回復回路に加えてアンテナ、同調器、アナロ
グ／デジタル（”Ａ／Ｄ”）変換器、ナイキスト・フィ
ルタを具備している、受信装置に組み込まれる。
実現されたデジタル・タイミング回復回路は、本発明の
タイミング回復回路に加えてアンテナ、同調器、アナロ
グ／デジタル（”Ａ／Ｄ”）変換器、ナイキスト・フィ
ルタを具備している、受信装置に組み込まれる。
【００１４】受信装置の同調器の出力は、Ａ／Ｄ変換器
のサンプリング周波数が本発明のシンボルタイミング回
復回路によって制御されている状態で、Ａ／Ｄ変換器に
供給される。受信装置のＡ／Ｄ変換器の出力は、Ｉ信号
出力及びＱ信号出力を有するナイキスト・フィルタの入
力と結合される。
のサンプリング周波数が本発明のシンボルタイミング回
復回路によって制御されている状態で、Ａ／Ｄ変換器に
供給される。受信装置のＡ／Ｄ変換器の出力は、Ｉ信号
出力及びＱ信号出力を有するナイキスト・フィルタの入
力と結合される。
【００１５】本発明のシンボルタイミング回復回路は、
非線形演算回路、デジタル帯域フィルタ、デジタル・バ
イカッド構成フィルタ、相互相関関係器、デジタル位相
同期ループ（”ＤＰＬＬ”）回路、デジタル／アナログ
変換器（”Ａ／Ｄ”）回路、信号発生器、計数形検波
器、電圧制御水晶発振器（”ＶＣＸＯ”）などの発振器
を具備している。
非線形演算回路、デジタル帯域フィルタ、デジタル・バ
イカッド構成フィルタ、相互相関関係器、デジタル位相
同期ループ（”ＤＰＬＬ”）回路、デジタル／アナログ
変換器（”Ａ／Ｄ”）回路、信号発生器、計数形検波
器、電圧制御水晶発振器（”ＶＣＸＯ”）などの発振器
を具備している。
【００１６】
【作用】タイミング回復回路の非線形演算回路の入力は
ナイキスト・フィルタの出力と結合されて、ナイキスト
・フィルタからＩ出力信号、Ｑ出力信号の片方または両
方を受け取り、またナイキスト・フィルタから受け取っ
た信号に関する非線形演算を実行してビット信号音タイ
ミング信号を生成する。
ナイキスト・フィルタの出力と結合されて、ナイキスト
・フィルタからＩ出力信号、Ｑ出力信号の片方または両
方を受け取り、またナイキスト・フィルタから受け取っ
た信号に関する非線形演算を実行してビット信号音タイ
ミング信号を生成する。
【００１７】非線形演算回路の出力は、ビット信号音タ
イミング信号からＤＣ成分を除去する帯域有限インパル
ス応答（”ＦＩＲ”）フィルタなどの、帯域フィルタに
供給される。帯域フィルタの出力はバイカッド構成ＩＩ
Ｒフィルタに供給される。バイカッド構成フィルタの帯
域はＦｓ／４にあり、位相シフトがＦｓ／４でほぼゼロ
になるが、Ｆｓ／４はＡ／Ｄ変換器のサンプリング比の
１／４である。
イミング信号からＤＣ成分を除去する帯域有限インパル
ス応答（”ＦＩＲ”）フィルタなどの、帯域フィルタに
供給される。帯域フィルタの出力はバイカッド構成ＩＩ
Ｒフィルタに供給される。バイカッド構成フィルタの帯
域はＦｓ／４にあり、位相シフトがＦｓ／４でほぼゼロ
になるが、Ｆｓ／４はＡ／Ｄ変換器のサンプリング比の
１／４である。
【００１８】バイカッド構成フィルタの出力は信号発生
器の出力信号と相互相関関係付けられて、周波数がＦｓ
／４で１、０、−１、０、．．．となる反復数列を生成
する。相互相関関係器の出力はデジタル位相同期ループ
の入力に供給されて、ＶＣＸＯの周波数を制御するため
の平均誤差信号を生成し、これによりサンプリング周波
数Ｆｓの制御信号を生成する。
器の出力信号と相互相関関係付けられて、周波数がＦｓ
／４で１、０、−１、０、．．．となる反復数列を生成
する。相互相関関係器の出力はデジタル位相同期ループ
の入力に供給されて、ＶＣＸＯの周波数を制御するため
の平均誤差信号を生成し、これによりサンプリング周波
数Ｆｓの制御信号を生成する。
【００１９】ＤＰＬＬ回路は、相互相関関係器によって
出力されたエラー信号の平均がゼロになって、信号発生
器が生成した１、０、−１、０、．．．の数列が現在受
信中の信号からＡ／Ｄ変換器によって生成されたパルス
列と同期位相されることを示すまで、ＶＣＸＯを制御し
ながらサンプリング周波数の調整を続ける。
出力されたエラー信号の平均がゼロになって、信号発生
器が生成した１、０、−１、０、．．．の数列が現在受
信中の信号からＡ／Ｄ変換器によって生成されたパルス
列と同期位相されることを示すまで、ＶＣＸＯを制御し
ながらサンプリング周波数の調整を続ける。
【００２０】計数形検波器を用いて、信号発生器によっ
て生成された１、０、−１、０、．．．数列のゼロ交差
を監視することで、シンボル決定クロック信号が生成さ
れる。
て生成された１、０、−１、０、．．．数列のゼロ交差
を監視することで、シンボル決定クロック信号が生成さ
れる。
【００２１】バイカッド構成フィルタの中心周波数がＦ
ｓ／４に置かれ帯域ＦＩＲ及びバイカッド構成フィルタ
の重みが２の方べきになるように選択されると、本発明
のタイミング回復回路は、乗算器を使用せずにまた精密
アナログ位相同期ループなどのアナログ回路を必要とせ
ずに実現することができる。
ｓ／４に置かれ帯域ＦＩＲ及びバイカッド構成フィルタ
の重みが２の方べきになるように選択されると、本発明
のタイミング回復回路は、乗算器を使用せずにまた精密
アナログ位相同期ループなどのアナログ回路を必要とせ
ずに実現することができる。
【００２２】
【実施例】ここで各図面をまず図１を参照すると、本発
明の１つの実施態様に従って、ＨＤＴＶ受信装置などの
受信装置８が具体的に示されている。受信装置８は、ア
ンテナ１０、同調器１２、Ａ／Ｄ変換器１４、ナイキス
ト・フィルタ１６、及び本発明の１つの特徴であるタイ
ミング回復回路２０を具備する。
明の１つの実施態様に従って、ＨＤＴＶ受信装置などの
受信装置８が具体的に示されている。受信装置８は、ア
ンテナ１０、同調器１２、Ａ／Ｄ変換器１４、ナイキス
ト・フィルタ１６、及び本発明の１つの特徴であるタイ
ミング回復回路２０を具備する。
【００２３】アンテナ１０の出力は同調器１２の入力と
結合され、この同調器１２の出力がＡ／Ｄ変換器１４の
入力と結合される。こうして、アンテナ１０と同調器１
２によって受け取られたＱＡＭ ＨＤＴＶ信号などの信
号が、Ａ／Ｄ変換器１４の入力に供給される。
結合され、この同調器１２の出力がＡ／Ｄ変換器１４の
入力と結合される。こうして、アンテナ１０と同調器１
２によって受け取られたＱＡＭ ＨＤＴＶ信号などの信
号が、Ａ／Ｄ変換器１４の入力に供給される。
【００２４】タイミング回復回路２０のサンプリング周
波数制御信号出力は、Ａ／Ｄ変換器１４のサンプリング
周波数制御信号入力と結合される。
波数制御信号出力は、Ａ／Ｄ変換器１４のサンプリング
周波数制御信号入力と結合される。
【００２５】Ａ／Ｄ変換器１４は、タイミング回復回路
２０によって出力されたサンプリング周波数制御信号の
周波数Ｆｓで規定される周波数で、同調器１２によって
出力されたＱＡＭ信号をサンプリングする。Ａ／Ｄ変換
器１４の出力は、ナイキスト・フィルタ１６の入力と結
合される。ナイキスト・フィルタ１６が、Ａ／Ｄ変換器
１４によって出力されたデジタル信号を受け取り、その
受け取った信号から同相（”Ｉ”）信号及び直角位
相（”Ｑ”）信号を生成する。Ｉ信号とＱ信号がナイキ
スト・フィルタ１６によってＩ信号出力及びＱ信号出力
を通じて出力されて、タイミング回復回路２０のそれら
に対応するＩ信号入力及びＱ信号入力と結合され、その
他の信号処理の適応等価器の入力とも結合される。
２０によって出力されたサンプリング周波数制御信号の
周波数Ｆｓで規定される周波数で、同調器１２によって
出力されたＱＡＭ信号をサンプリングする。Ａ／Ｄ変換
器１４の出力は、ナイキスト・フィルタ１６の入力と結
合される。ナイキスト・フィルタ１６が、Ａ／Ｄ変換器
１４によって出力されたデジタル信号を受け取り、その
受け取った信号から同相（”Ｉ”）信号及び直角位
相（”Ｑ”）信号を生成する。Ｉ信号とＱ信号がナイキ
スト・フィルタ１６によってＩ信号出力及びＱ信号出力
を通じて出力されて、タイミング回復回路２０のそれら
に対応するＩ信号入力及びＱ信号入力と結合され、その
他の信号処理の適応等価器の入力とも結合される。
【００２６】図１に示したタイミング回復回路２０は、
非線形演算回路２２、ビット同期（”ｓｙｎｃ”）フィ
ルタ回路２４、相互相関関係器７０、ＤＰＬＬ回路３
０、Ｄ／Ａ変換器３２、ＶＣＸＯ３４、信号発生器３
８、計数形検波器３６を具備する。
非線形演算回路２２、ビット同期（”ｓｙｎｃ”）フィ
ルタ回路２４、相互相関関係器７０、ＤＰＬＬ回路３
０、Ｄ／Ａ変換器３２、ＶＣＸＯ３４、信号発生器３
８、計数形検波器３６を具備する。
【００２７】ビット同期フィルタ回路２４は、帯域ＦＩ
Ｒフィルタ２６とバイカッド構成ＩＩＲフィルタ２８を
具備する。タイミング回復回路２０はスペクトル線抽出
方法を実現するが、この方法はＶＣＸＯ３４、Ａ／Ｄ変
換器１４、Ｄ／Ａ変換器３２を使用する場合以外は全て
デジタル領域で実現される。このため、本発明のタイミ
ング回復回路２０では、タイミング回復回路の費用が大
幅に嵩むような微同調アナログ回路は不要である。
Ｒフィルタ２６とバイカッド構成ＩＩＲフィルタ２８を
具備する。タイミング回復回路２０はスペクトル線抽出
方法を実現するが、この方法はＶＣＸＯ３４、Ａ／Ｄ変
換器１４、Ｄ／Ａ変換器３２を使用する場合以外は全て
デジタル領域で実現される。このため、本発明のタイミ
ング回復回路２０では、タイミング回復回路の費用が大
幅に嵩むような微同調アナログ回路は不要である。
【００２８】ナイキスト・フィルタ１６のＩ信号出力と
Ｑ信号出力は、非線形演算回路２２の対応するＩ信号入
力とＱ信号入力と結合される。非線形演算回路２２は、
ナイキスト・フィルタ１６によって出力されたＩ信号及
びＱ信号を受け取り、これらの各信号の非線形演算を行
ってから、総和してビット信号音タイミング信号を生成
する。非線形演算回路２２の出力は帯域ＦＩＲフィルタ
の入力と結合され、さらにその出力がバイカッド構成
（ｂｉ−ｑｕａｄｒａｔｉｃ）ＩＩＲフィルタ２８の入
力と結合される。バイカッド構成ＩＩＲフィルタ２８の
出力は、ビット同期フィルタ回路２４の出力を介して、
相互相関関係器７０の１番目の入力と結合される。相互
相関関係器７０の２番目の入力は、信号発生器３８の内
部クロック信号出力と結合される。
Ｑ信号出力は、非線形演算回路２２の対応するＩ信号入
力とＱ信号入力と結合される。非線形演算回路２２は、
ナイキスト・フィルタ１６によって出力されたＩ信号及
びＱ信号を受け取り、これらの各信号の非線形演算を行
ってから、総和してビット信号音タイミング信号を生成
する。非線形演算回路２２の出力は帯域ＦＩＲフィルタ
の入力と結合され、さらにその出力がバイカッド構成
（ｂｉ−ｑｕａｄｒａｔｉｃ）ＩＩＲフィルタ２８の入
力と結合される。バイカッド構成ＩＩＲフィルタ２８の
出力は、ビット同期フィルタ回路２４の出力を介して、
相互相関関係器７０の１番目の入力と結合される。相互
相関関係器７０の２番目の入力は、信号発生器３８の内
部クロック信号出力と結合される。
【００２９】信号発生器３８は周波数がＦｓ／４の内部
クロック信号を生成し、内部クロック信号出力を介して
出力する。
クロック信号を生成し、内部クロック信号出力を介して
出力する。
【００３０】信号発生器３８の内部クロック信号出力
は、計数形検波器３６の入力と結合される。計数形検波
器３６が信号決定クロック信号を生成して、これが受信
装置８の適応等価器やその他のタイミング回路に供給さ
れる。
は、計数形検波器３６の入力と結合される。計数形検波
器３６が信号決定クロック信号を生成して、これが受信
装置８の適応等価器やその他のタイミング回路に供給さ
れる。
【００３１】相互相関関係器７０の出力はＤＰＬＬ回路
３０の入力と結合される。さらに、ＤＰＬＬ回路３０の
出力がＤ／Ａ変換器３２の入力と結合される。ＤＰＬＬ
回路３０がデジタルＶＣＸＯ制御信号を生成し、これが
Ｄ／Ａ変換器３２によってアナログ信号に変換される。
Ｄ／Ａ変換器のアナログＶＣＸＯ制御信号出力は、ＶＣ
ＸＯ３４の対応する入力と結合される。
３０の入力と結合される。さらに、ＤＰＬＬ回路３０の
出力がＤ／Ａ変換器３２の入力と結合される。ＤＰＬＬ
回路３０がデジタルＶＣＸＯ制御信号を生成し、これが
Ｄ／Ａ変換器３２によってアナログ信号に変換される。
Ｄ／Ａ変換器のアナログＶＣＸＯ制御信号出力は、ＶＣ
ＸＯ３４の対応する入力と結合される。
【００３２】ＶＣＸＯ３４のサンプリング周波数制御信
号出力は、信号発生器３８の入力や、Ａ／Ｄ変換器１４
のサンプリング周波数制御入力と結合される。アナログ
ＶＣＸＯ制御信号に応じて、ＶＣＸＯ３４が、周波数が
Ｆｓのサンプリング周波数制御信号出力時に、サンプリ
ング周波数制御信号を生成する。
号出力は、信号発生器３８の入力や、Ａ／Ｄ変換器１４
のサンプリング周波数制御入力と結合される。アナログ
ＶＣＸＯ制御信号に応じて、ＶＣＸＯ３４が、周波数が
Ｆｓのサンプリング周波数制御信号出力時に、サンプリ
ング周波数制御信号を生成する。
【００３３】このサンプリング周波数制御回路は、Ａ／
Ｄ変換器１４を制御して周波数がＦｓのアナログ信号を
サンプリングするのに使用される。
Ｄ変換器１４を制御して周波数がＦｓのアナログ信号を
サンプリングするのに使用される。
【００３４】図１と図２に示した実施態様では、ＶＣＸ
Ｏ３４は周波数Ｆｓのサンプリング周波数制御信号を生
成するが、ＶＣＸＯ３４がＦｓの倍数になっている信号
を生成するような実施態様もある。こうした場合には、
周波数分割器がＶＣＸＯ３４の出力と結合されて、周波
数Ｆｓのサンプリング周波数制御信号を生成することが
可能である。信号発生器３８は、サンプリング周波数制
御信号かまたはＶＣＸＯ３４によって直接出力された信
号を、受け取ることができる。受け取った信号から、信
号発生器３８は、周波数Ｆｓ／４の内部クロック信号を
生成する。
Ｏ３４は周波数Ｆｓのサンプリング周波数制御信号を生
成するが、ＶＣＸＯ３４がＦｓの倍数になっている信号
を生成するような実施態様もある。こうした場合には、
周波数分割器がＶＣＸＯ３４の出力と結合されて、周波
数Ｆｓのサンプリング周波数制御信号を生成することが
可能である。信号発生器３８は、サンプリング周波数制
御信号かまたはＶＣＸＯ３４によって直接出力された信
号を、受け取ることができる。受け取った信号から、信
号発生器３８は、周波数Ｆｓ／４の内部クロック信号を
生成する。
【００３５】ここで、図１に示した本発明のタイミング
回復回路の演算動作を、図１のタイミング回復回路２０
を詳細に説明している図２と関連させて説明する。
回復回路の演算動作を、図１のタイミング回復回路２０
を詳細に説明している図２と関連させて説明する。
【００３６】受信装置８の演算では、受信されたＱＡＭ
信号またはその他の一連のシンボルからなる信号からビ
ット・タイミング情報を引き出すための、タイミング回
復回路が必要になる。本発明のタイミング回復回路２０
は、非線形信号処理方式を使用して必要なビット・タイ
ミング情報を生成し、ＶＣＸＯ周波数の不正確な点を補
正するが、さもないと、現在受け取っている信号のシン
ボル比の４倍に当たる望ましいサンプリング比とは異な
った、周波数Ｆｓのサンプリング周波数制御信号をＶＣ
ＸＯが生成する。
信号またはその他の一連のシンボルからなる信号からビ
ット・タイミング情報を引き出すための、タイミング回
復回路が必要になる。本発明のタイミング回復回路２０
は、非線形信号処理方式を使用して必要なビット・タイ
ミング情報を生成し、ＶＣＸＯ周波数の不正確な点を補
正するが、さもないと、現在受け取っている信号のシン
ボル比の４倍に当たる望ましいサンプリング比とは異な
った、周波数Ｆｓのサンプリング周波数制御信号をＶＣ
ＸＯが生成する。
【００３７】図２に示した実施態様では、非線形演算回
路２２は、１番目の絶対値回路４０、２番目の絶対値回
路４２、及び加算器４４を具備する。
路２２は、１番目の絶対値回路４０、２番目の絶対値回
路４２、及び加算器４４を具備する。
【００３８】１番目の絶対値回路４０の入力はナイキス
ト・フィルタ１６のＩ信号出力と結合されるが、２番目
の絶対値回路４２の入力はナイキスト・フィルタ１６の
Ｑ信号出力と結合される。１番目及び２番目の絶対値回
路４０、４２の出力は、加算器４４の対応する１番目及
び２番目の入力と結合される。さらに、加算器４４の出
力が、ビット同期フィルタ回路２４の帯域ＦＩＲフィル
タ２６の入力と結合される。
ト・フィルタ１６のＩ信号出力と結合されるが、２番目
の絶対値回路４２の入力はナイキスト・フィルタ１６の
Ｑ信号出力と結合される。１番目及び２番目の絶対値回
路４０、４２の出力は、加算器４４の対応する１番目及
び２番目の入力と結合される。さらに、加算器４４の出
力が、ビット同期フィルタ回路２４の帯域ＦＩＲフィル
タ２６の入力と結合される。
【００３９】ナイキスト・フィルタ１６から出たＩ信号
とＱ信号は、絶対値回路４０、４２を通過して、加算器
４４によって総和されて、ビット信号音タイミング信号
を形成し、これがビット同期フィルタ回路２４の帯域Ｆ
ＩＲフィルタ２６に供給される。このため、加算器４４
の出力にはタイミング信号が含まれ、そのＳＮＲは受け
取った信号のＳＮＲや、ナイキスト・フィルタ１６の超
過帯域幅と関連している。
とＱ信号は、絶対値回路４０、４２を通過して、加算器
４４によって総和されて、ビット信号音タイミング信号
を形成し、これがビット同期フィルタ回路２４の帯域Ｆ
ＩＲフィルタ２６に供給される。このため、加算器４４
の出力にはタイミング信号が含まれ、そのＳＮＲは受け
取った信号のＳＮＲや、ナイキスト・フィルタ１６の超
過帯域幅と関連している。
【００４０】図２に記した非線形演算回路２２の実施態
様として非線形演算を実行するための絶対値回路４０、
４２が挙げられるが、非線形演算回路２２は、絶対値演
算の代わりに平方計算などのその他様々な非線形演算を
実行する回路を使用して、実現できる。また非線形演算
回路では、Ｉ信号やＱ信号だけからビット信号音タイミ
ング信号を生成することができる。上記の実施態様で
は、非線形演算回路を実現するには１つの絶対値回路だ
けでよい。ただし、Ｉ信号とＱ信号を共に使用すると、
Ｉ信号またはＱ信号だけを使用する場合より、生成され
るビット信号音タイミング信号の信号雑音比が大きくな
る。
様として非線形演算を実行するための絶対値回路４０、
４２が挙げられるが、非線形演算回路２２は、絶対値演
算の代わりに平方計算などのその他様々な非線形演算を
実行する回路を使用して、実現できる。また非線形演算
回路では、Ｉ信号やＱ信号だけからビット信号音タイミ
ング信号を生成することができる。上記の実施態様で
は、非線形演算回路を実現するには１つの絶対値回路だ
けでよい。ただし、Ｉ信号とＱ信号を共に使用すると、
Ｉ信号またはＱ信号だけを使用する場合より、生成され
るビット信号音タイミング信号の信号雑音比が大きくな
る。
【００４１】受信した信号中にある比較的小さなタイミ
ング信号音を抽出するために、非線形演算回路２２によ
って出力されたタイミング信号が帯域ＦＩＲフィルタ２
６の入力に供給されるが、このフィルタは非線形演算回
路２２によって出力されたタイミング信号の直流電流回
路（”ＤＣ”）成分を除去する構造になっている。
ング信号音を抽出するために、非線形演算回路２２によ
って出力されたタイミング信号が帯域ＦＩＲフィルタ２
６の入力に供給されるが、このフィルタは非線形演算回
路２２によって出力されたタイミング信号の直流電流回
路（”ＤＣ”）成分を除去する構造になっている。
【００４２】図２に示した帯域ＦＩＲフィルタ２６は、
１次単位遅延素子４６、１番目〜３番目の２次単位遅延
素子４８、５０、５２、及び加算器５４を具備した、７
タップＦＩＲフィルタになっている。加算器５４は、２
つの総和入力と２つの減算入力を具備する。
１次単位遅延素子４６、１番目〜３番目の２次単位遅延
素子４８、５０、５２、及び加算器５４を具備した、７
タップＦＩＲフィルタになっている。加算器５４は、２
つの総和入力と２つの減算入力を具備する。
【００４３】非線形演算回路の加算器４４の出力は、１
次単位遅延素子４６の入力と結合される。１次単位遅延
素子４６の１番目の出力は、１番目の２次単位遅延素子
４８の入力と結合される。２番目の出力は、加算器５４
の１番目の総和入力と結合される。１番目の２次単位遅
延素子４８の１番目の出力が、２番目の２次単位遅延素
子５０及び加算器５４の１番目の減算器入力と結合され
る。２番目の２次単位遅延素子５０の１番目の出力は３
番目の２次単位遅延素子５２の入力と結合され、また２
番目の出力は加算器５４の２番目の総和入力と結合と結
合される。３番目の２次単位遅延素子５２の出力は、加
算器５４の２番目の減算器入力と結合される。加算器５
４の出力は、バイカッド構成ＩＩＲフィルタ２８の入力
と結合される。
次単位遅延素子４６の入力と結合される。１次単位遅延
素子４６の１番目の出力は、１番目の２次単位遅延素子
４８の入力と結合される。２番目の出力は、加算器５４
の１番目の総和入力と結合される。１番目の２次単位遅
延素子４８の１番目の出力が、２番目の２次単位遅延素
子５０及び加算器５４の１番目の減算器入力と結合され
る。２番目の２次単位遅延素子５０の１番目の出力は３
番目の２次単位遅延素子５２の入力と結合され、また２
番目の出力は加算器５４の２番目の総和入力と結合と結
合される。３番目の２次単位遅延素子５２の出力は、加
算器５４の２番目の減算器入力と結合される。加算器５
４の出力は、バイカッド構成ＩＩＲフィルタ２８の入力
と結合される。
【００４４】単位遅延素子４６、４８、５０は各々２つ
の出力を有するものと図解説明されているが、同じ出力
信号が単位遅延素子４６、４８、５０の各々の１番目及
び２番目の出力時に利用できるものと解される。このた
め、２つの出力は各々図解説明用としてだけ示され、実
現するためには不要である。
の出力を有するものと図解説明されているが、同じ出力
信号が単位遅延素子４６、４８、５０の各々の１番目及
び２番目の出力時に利用できるものと解される。このた
め、２つの出力は各々図解説明用としてだけ示され、実
現するためには不要である。
【００４５】図２に示した帯域ＦＩＲフィルタ２６は、
高価な乗算器素子を使用しないで、入力信号の和と差だ
けを使用して実現することができる。
高価な乗算器素子を使用しないで、入力信号の和と差だ
けを使用して実現することができる。
【００４６】帯域ＦＩＲフィルタ２６は滑り窓として働
いて、Ａ／Ｄ変換器１４のサンプリング周波数Ｆｓの１
／４に当たるＦｓ／４まで移動する。受け取られた信号
がサンプリング周波数制御信号と同期すると、サンプリ
ング周波数Ｆｓは受信信号のシンボル比の４倍になる。
いて、Ａ／Ｄ変換器１４のサンプリング周波数Ｆｓの１
／４に当たるＦｓ／４まで移動する。受け取られた信号
がサンプリング周波数制御信号と同期すると、サンプリ
ング周波数Ｆｓは受信信号のシンボル比の４倍になる。
【００４７】帯域ＦＩＲフィルタ２６のスペクトル応答
については、図３で説明する。この図に示すように、帯
域ＦＩＲフィルタ２６のスペクトル応答は、ゼロＨｚな
どの直流ゼロ利得になる。ナイキスト・フィルタ１６に
よって出力されたＩ信号及びＱ信号の各絶対値には大き
な直流バイアスが含まれるので、上記の直流利得は望ま
しい。直流ゼロ利得の帯域ＦＩＲフィルタ２６を使用す
ると、非線形演算回路２２によって出力されたタイミン
グ信号から直流信号バイアスが除去される。このため、
上記の直流バイアスが除去されなかった場合にみられる
ように、以下のバイカッド構成ＩＩＲフィルタ２８では
大きな動的範囲を有する必要がない。帯域ＦＩＲフィル
タ２６は、非線形演算回路２２によって出力されたビッ
ト信号音タイミング信号のＳＮＲを増す際に、その第１
段階として使用される。
については、図３で説明する。この図に示すように、帯
域ＦＩＲフィルタ２６のスペクトル応答は、ゼロＨｚな
どの直流ゼロ利得になる。ナイキスト・フィルタ１６に
よって出力されたＩ信号及びＱ信号の各絶対値には大き
な直流バイアスが含まれるので、上記の直流利得は望ま
しい。直流ゼロ利得の帯域ＦＩＲフィルタ２６を使用す
ると、非線形演算回路２２によって出力されたタイミン
グ信号から直流信号バイアスが除去される。このため、
上記の直流バイアスが除去されなかった場合にみられる
ように、以下のバイカッド構成ＩＩＲフィルタ２８では
大きな動的範囲を有する必要がない。帯域ＦＩＲフィル
タ２６は、非線形演算回路２２によって出力されたビッ
ト信号音タイミング信号のＳＮＲを増す際に、その第１
段階として使用される。
【００４８】タイミング信号のＳＮＲを増す場合にその
次の段階として使用されるのはバイカッド構成ＩＩＲフ
ィルタ２８である。バイカッド構成ＩＩＲフィルタ２８
は、利得αの１番目の重み素子５６、１番目の加算器５
８、１番目の単位遅延素子６０、２番目の単位遅延素子
６２、利得αの２番目の重み素子６４、２番目の加算器
６６を具備する。
次の段階として使用されるのはバイカッド構成ＩＩＲフ
ィルタ２８である。バイカッド構成ＩＩＲフィルタ２８
は、利得αの１番目の重み素子５６、１番目の加算器５
８、１番目の単位遅延素子６０、２番目の単位遅延素子
６２、利得αの２番目の重み素子６４、２番目の加算器
６６を具備する。
【００４９】１番目の重み素子５６の入力は帯域ＦＩＲ
フィルタ２６の濾波済みタイミング信号出力と結合さ
れ、それによって１番目の重み素子５６が帯域ＦＩＲフ
ィルタ２６から濾波されたタイミング信号を受け取る。
フィルタ２６の濾波済みタイミング信号出力と結合さ
れ、それによって１番目の重み素子５６が帯域ＦＩＲフ
ィルタ２６から濾波されたタイミング信号を受け取る。
【００５０】１番目の重み素子５６の出力が加算器５８
の総和入力と結合される。加算器５８の出力が１番目の
単位遅延素子６０の入力と結合され、さらに、これの出
力が２番目の単位遅延素子６２の入力、及び相互相関関
係器７０の１番目の入力と結合される。２番目の単位遅
延素子６２の出力は、２番目の加算器６６の総和入力及
び２番目の重み素子６４の入力と結合される。２番目の
重み素子６４の出力は、１番目の加算器６６の減算入力
と結合される。
の総和入力と結合される。加算器５８の出力が１番目の
単位遅延素子６０の入力と結合され、さらに、これの出
力が２番目の単位遅延素子６２の入力、及び相互相関関
係器７０の１番目の入力と結合される。２番目の単位遅
延素子６２の出力は、２番目の加算器６６の総和入力及
び２番目の重み素子６４の入力と結合される。２番目の
重み素子６４の出力は、１番目の加算器６６の減算入力
と結合される。
【００５１】帯域ＦＩＲフィルタ２６によって出力され
た濾波済みタイミング信号がバイカッド構成ＩＩＲフィ
ルタ２８によって受け取られ、さらに濾波されて、直角
位相基準信号を生成する（”Ｑ基準信号”）。
た濾波済みタイミング信号がバイカッド構成ＩＩＲフィ
ルタ２８によって受け取られ、さらに濾波されて、直角
位相基準信号を生成する（”Ｑ基準信号”）。
【００５２】ここで図４を参照すると、バイカッド構成
ＩＩＲフィルタ２８の位相及び振幅応答が具体的に説明
されている。図４に示すように、バイカッド構成ＩＩＲ
フィルタ２８はＦｓ／４に中心帯域があり、この帯域で
は、受け取った信号が周波数Ｆｓのサンプリング周波数
制御信号と同期されると、Ｆｓが受信中の信号のシンボ
ル比の４倍になる。さらに図４から、バイカッド構成Ｉ
ＩＲフィルタ２８は、周波数Ｆｓ／４で位相シフトがゼ
ロの、単一利得フィルタになっていることが判る。
ＩＩＲフィルタ２８の位相及び振幅応答が具体的に説明
されている。図４に示すように、バイカッド構成ＩＩＲ
フィルタ２８はＦｓ／４に中心帯域があり、この帯域で
は、受け取った信号が周波数Ｆｓのサンプリング周波数
制御信号と同期されると、Ｆｓが受信中の信号のシンボ
ル比の４倍になる。さらに図４から、バイカッド構成Ｉ
ＩＲフィルタ２８は、周波数Ｆｓ／４で位相シフトがゼ
ロの、単一利得フィルタになっていることが判る。
【００５３】このため、シンボル比の４倍でＡ／Ｄ変換
器１４によって受け取られたアナログ信号をサンプリン
グすると、ビット信号音がＦｓ／４つまりバイカッド構
成ＩＩＲフィルタの帯域の中心に置かれる。Ｆｓ／４で
は、帯域ＦＩＲフィルタ２６を通過した濾波済みビット
信号音タイミング信号に関してバイカッド構成ＩＩＲフ
ィルタ２８で生じる位相シフトがゼロになる。ただし、
ＶＸＣＯ３４によって出力されたサンプリング周波数制
御信号に制御されるサンプリング比Ｆｓがシンボル比の
４倍にならなければ、ビット信号音タイミング信号はＦ
ｓ／４ちょうどにならず、またビット信号音タイミング
信号に関する位相シフトがいくらか生じる。
器１４によって受け取られたアナログ信号をサンプリン
グすると、ビット信号音がＦｓ／４つまりバイカッド構
成ＩＩＲフィルタの帯域の中心に置かれる。Ｆｓ／４で
は、帯域ＦＩＲフィルタ２６を通過した濾波済みビット
信号音タイミング信号に関してバイカッド構成ＩＩＲフ
ィルタ２８で生じる位相シフトがゼロになる。ただし、
ＶＸＣＯ３４によって出力されたサンプリング周波数制
御信号に制御されるサンプリング比Ｆｓがシンボル比の
４倍にならなければ、ビット信号音タイミング信号はＦ
ｓ／４ちょうどにならず、またビット信号音タイミング
信号に関する位相シフトがいくらか生じる。
【００５４】この生じた位相シフトが検波、使用され
て、信号発生器３８によってサンプリング周波数制御信
号から生成される内部クロック信号とバイカッド構成Ｉ
ＩＲフィルタ２８によって出力されたＱ基準信号とを相
互相関関係付けることにより、サンプリング周波数誤差
信号を生成する。
て、信号発生器３８によってサンプリング周波数制御信
号から生成される内部クロック信号とバイカッド構成Ｉ
ＩＲフィルタ２８によって出力されたＱ基準信号とを相
互相関関係付けることにより、サンプリング周波数誤差
信号を生成する。
【００５５】バイカッド構成ＩＩＲフィルタ２８のＺ変
換は、以下のようになる。 Ｙ（Ｚ）／Ｘ（Ｚ）＝（Ａｎ＋ＢｎＺ-1）／（Ａｄ＋ＢｄＺ-1＋Ｚ-2） ここで Ａｎ ＝ α／（１−α） Ｂｎ ＝ −α＊ｃｏｓ（ω（ｔ））／（１−α） Ａｄ ＝ １／（１−α）、及び Ｂｄ ＝ −（２−α）＊ｃｏｓ（ω（ｔ））／（１−α） ただし、αは実数である。
換は、以下のようになる。 Ｙ（Ｚ）／Ｘ（Ｚ）＝（Ａｎ＋ＢｎＺ-1）／（Ａｄ＋ＢｄＺ-1＋Ｚ-2） ここで Ａｎ ＝ α／（１−α） Ｂｎ ＝ −α＊ｃｏｓ（ω（ｔ））／（１−α） Ａｄ ＝ １／（１−α）、及び Ｂｄ ＝ −（２−α）＊ｃｏｓ（ω（ｔ））／（１−α） ただし、αは実数である。
【００５６】Ｆｓ／４の中心周波数をバイカッド構成Ｉ
ＩＲフィルタ２８の中心周波数として選択、使用する
と、上記のω（ｔ）式に（π／２）を代入すると判るよ
うに、バイカッド構成ＩＩＲフィルタの伝達関数の全て
の中心係数がゼロまたは一つになるような設計では、バ
イカッド構成フィルタ２８が簡単化される。
ＩＲフィルタ２８の中心周波数として選択、使用する
と、上記のω（ｔ）式に（π／２）を代入すると判るよ
うに、バイカッド構成ＩＩＲフィルタの伝達関数の全て
の中心係数がゼロまたは一つになるような設計では、バ
イカッド構成フィルタ２８が簡単化される。
【００５７】このため図２に示すように、バイカッド構
成ＩＩＲフィルタ２８は、２つの単位遅延素子６０、６
２を実現するための２つの遅延レジスタ、２つの重み素
子５６、６４を実現するための２つの乗算器５６、６
４、２つの加算器を使用するだけで、簡単に実現され
る。
成ＩＩＲフィルタ２８は、２つの単位遅延素子６０、６
２を実現するための２つの遅延レジスタ、２つの重み素
子５６、６４を実現するための２つの乗算器５６、６
４、２つの加算器を使用するだけで、簡単に実現され
る。
【００５８】さらに、本実施態様では、２つの乗算器５
６、６４の乗数（方べき）が２になるように選択される
ので、これらの乗算器はシフト演算として実現される。
このため、２つのシフト・レジスタ、２つの遅延レジス
タ、２つの加算器を使用すれば、バイカッド構成ＩＩＲ
フィルタ２８全体が実現される。
６、６４の乗数（方べき）が２になるように選択される
ので、これらの乗算器はシフト演算として実現される。
このため、２つのシフト・レジスタ、２つの遅延レジス
タ、２つの加算器を使用すれば、バイカッド構成ＩＩＲ
フィルタ２８全体が実現される。
【００５９】バイカッド構成ＩＩＲフィルタ２８の帯域
幅は、バイカッド構成フィルタ回路２８の２つの重み素
子５６、６４の利得であるαの大きさによって制御され
る。超過帯域幅が１０％の、ＱＡＭ ＨＤＴＶ信号など
の、ＱＡＭ信号に対してうまく働くように求められたα
値は、．０００９７６５６３である。これは、１０ビッ
トのシフトに対応し、これにより、２０ＭＨｚのサンプ
リング比を用いて３ＫＨｚの３ｄＢ帯域幅が得られる。
幅は、バイカッド構成フィルタ回路２８の２つの重み素
子５６、６４の利得であるαの大きさによって制御され
る。超過帯域幅が１０％の、ＱＡＭ ＨＤＴＶ信号など
の、ＱＡＭ信号に対してうまく働くように求められたα
値は、．０００９７６５６３である。これは、１０ビッ
トのシフトに対応し、これにより、２０ＭＨｚのサンプ
リング比を用いて３ＫＨｚの３ｄＢ帯域幅が得られる。
【００６０】ＱＡＭ ＨＤＴＶ信号の場合と同様に、ナ
イキスト・フィルタ１９からの入力が８ビットなら、バ
イカッド構成ＩＩＲフィルタ２８の内部精度は、１６ビ
ット以上に嵩上げされる。
イキスト・フィルタ１９からの入力が８ビットなら、バ
イカッド構成ＩＩＲフィルタ２８の内部精度は、１６ビ
ット以上に嵩上げされる。
【００６１】相互相関関係器７０は、１番目の信号入力
を介して、バイカッド構成ＩＩＲフィルタのＱ基準信号
を受け取る。また、相互相関関係器７０は、２番目の入
力を介して内部クロック信号を受け取る。相互相関関係
器７０は、受け取った信号を相互に相関関係付けて、サ
ンプリング周波数誤差信号を生成し、これがＤＰＬＬ回
路３０の入力に供給される。
を介して、バイカッド構成ＩＩＲフィルタのＱ基準信号
を受け取る。また、相互相関関係器７０は、２番目の入
力を介して内部クロック信号を受け取る。相互相関関係
器７０は、受け取った信号を相互に相関関係付けて、サ
ンプリング周波数誤差信号を生成し、これがＤＰＬＬ回
路３０の入力に供給される。
【００６２】タイミング回復回路２０の捕獲範囲は、バ
イカッド構成ＩＩＲフィルタ２８の帯域幅と直接に関係
している。帯域幅が非常に小さいとＱ基準信号のＳＮＲ
が増して、これによりＤＰＬＬ回路３０の位相ジッタが
減る。ただし帯域幅が非常に小さい場合には、ＤＰＬＬ
回路３０の捕獲範囲が低下するという欠点が生じる。
イカッド構成ＩＩＲフィルタ２８の帯域幅と直接に関係
している。帯域幅が非常に小さいとＱ基準信号のＳＮＲ
が増して、これによりＤＰＬＬ回路３０の位相ジッタが
減る。ただし帯域幅が非常に小さい場合には、ＤＰＬＬ
回路３０の捕獲範囲が低下するという欠点が生じる。
【００６３】ＤＰＬＬ回路３０の捕獲範囲はＶＣＸＯ３
４で生じるものとみられる周波数範囲全体に亘って動作
できる大きさでなければならないので、使用されたＶＣ
ＸＯの精度はバイカッド構成ＩＩＲフィルタ２８の帯域
幅がどのくらい小さく作られるかを示す。このため、Ｖ
ＣＸＯ３４が正確になるほどＤＰＬＬ回路３０が動作す
る周波数の範囲が小さくなっていくので、タイミング回
復回路２０が低い精度のＶＣＸＯで実現される時に比べ
て、選択、使用されるバイカッド構成ＩＩＲフィルタの
帯域幅を小さくすることができる。
４で生じるものとみられる周波数範囲全体に亘って動作
できる大きさでなければならないので、使用されたＶＣ
ＸＯの精度はバイカッド構成ＩＩＲフィルタ２８の帯域
幅がどのくらい小さく作られるかを示す。このため、Ｖ
ＣＸＯ３４が正確になるほどＤＰＬＬ回路３０が動作す
る周波数の範囲が小さくなっていくので、タイミング回
復回路２０が低い精度のＶＣＸＯで実現される時に比べ
て、選択、使用されるバイカッド構成ＩＩＲフィルタの
帯域幅を小さくすることができる。
【００６４】Ａ／Ｄ変換器１４のサンプリング比がシン
ボル比の４倍なら、ビット信号音タイミング信号がバイ
カッド構成ＩＩＲフィルタ通過帯域の中心にくる。ま
た、１番目の加算器５８の出力から得られるが図２に示
した実施態様では使用されていないＩ出力信号は、ＱＡ
Ｍパルス列と正確に位相同期し、またＱ基準信号は位相
直角になっている。Ｉ出力信号はＡ、０、−Ａ、
０、．．．のように反復する数列になっており、ここで
Ａは出力振幅である。Ｑ基準信号は、サンプリング周波
数がシンボル比の４倍になる時の１サンプル・シフトな
どの、９０゜位相シフトで同一波形になる。
ボル比の４倍なら、ビット信号音タイミング信号がバイ
カッド構成ＩＩＲフィルタ通過帯域の中心にくる。ま
た、１番目の加算器５８の出力から得られるが図２に示
した実施態様では使用されていないＩ出力信号は、ＱＡ
Ｍパルス列と正確に位相同期し、またＱ基準信号は位相
直角になっている。Ｉ出力信号はＡ、０、−Ａ、
０、．．．のように反復する数列になっており、ここで
Ａは出力振幅である。Ｑ基準信号は、サンプリング周波
数がシンボル比の４倍になる時の１サンプル・シフトな
どの、９０゜位相シフトで同一波形になる。
【００６５】バイカッド構成ＩＩＲフィルタ２８のＱ基
準信号出力が信号発生器３８によって出力された内部信
号と相互に相関関係付けられ、この２つの信号の相互相
関関係によって生じた平均誤差信号がゼロになると、信
号発生器３８によって現在生成されている内部１、０、
−１、０、．．．数列が現在受信中のデジタル変換済み
信号を具備したパルス列と位相同期される。
準信号出力が信号発生器３８によって出力された内部信
号と相互に相関関係付けられ、この２つの信号の相互相
関関係によって生じた平均誤差信号がゼロになると、信
号発生器３８によって現在生成されている内部１、０、
−１、０、．．．数列が現在受信中のデジタル変換済み
信号を具備したパルス列と位相同期される。
【００６６】計数形検波器３６を用いて、信号発生器３
８によって出力された１、０、−１、０、．．．数列の
ゼロ交差遷移を調べると、シンボル決定クロック信号が
生成される。
８によって出力された１、０、−１、０、．．．数列の
ゼロ交差遷移を調べると、シンボル決定クロック信号が
生成される。
【００６７】このようにして、計数形検波器３６は受け
取られた信号のシンボル比に対応した周波数をもつシン
ボル決定クロック信号などの信号を生成するが、その遷
移は信号発生器３８によって出力されたＦｓ／４信号の
検知されたゼロ交差遷移に対応する。
取られた信号のシンボル比に対応した周波数をもつシン
ボル決定クロック信号などの信号を生成するが、その遷
移は信号発生器３８によって出力されたＦｓ／４信号の
検知されたゼロ交差遷移に対応する。
【００６８】図２に示した実施態様において、ＤＰＬＬ
回路３０は、各利得がβ１とβ２である１番目及び２番
目の重み素子７２、７４、１番目及び２番目の加算器７
６、８０、及び単位遅延素子７８、を具備した、２次デ
ジタル位相同期ループ回路になっている。
回路３０は、各利得がβ１とβ２である１番目及び２番
目の重み素子７２、７４、１番目及び２番目の加算器７
６、８０、及び単位遅延素子７８、を具備した、２次デ
ジタル位相同期ループ回路になっている。
【００６９】１番目及び２番目の重み素子７２、７４の
入力は、相互相関関係器７０の出力と結合され、このた
めこれに相互相関関係器７０によって生成されたサンプ
リング周波数誤差信号が供給される。１番目の重み素子
７２の出力は、２番目の加算器８０の総和入力と結合さ
れる。
入力は、相互相関関係器７０の出力と結合され、このた
めこれに相互相関関係器７０によって生成されたサンプ
リング周波数誤差信号が供給される。１番目の重み素子
７２の出力は、２番目の加算器８０の総和入力と結合さ
れる。
【００７０】１番目の加算器７６の１番目の総和入力が
２番目の重み素子７４の出力と結合され、また２番目の
総和入力が１番目の単位遅延素子７８の出力と結合され
る。１番目の加算器７６の出力は、加算器８０の２番目
の総和入力、及び１番目の単位遅延素子７８の入力と結
合される。加算器８０の出力はＤ／Ａ変換器３２の入力
と結合される。
２番目の重み素子７４の出力と結合され、また２番目の
総和入力が１番目の単位遅延素子７８の出力と結合され
る。１番目の加算器７６の出力は、加算器８０の２番目
の総和入力、及び１番目の単位遅延素子７８の入力と結
合される。加算器８０の出力はＤ／Ａ変換器３２の入力
と結合される。
【００７１】ＤＰＬＬ回路３０は、相互相関関係器７０
によって出力されたサンプリング周波数誤差信号を受け
取って、平均周波数誤差信号を生成する。ＤＰＬＬ回路
３０によって生成された平均周波数誤差信号はＶＣＸＯ
３４を制御するために使用され、これによりサンプリン
グ周波数制御信号の周波数を変えて、Ａ／Ｄ変換器１４
のサンプリング周波数を確定する。
によって出力されたサンプリング周波数誤差信号を受け
取って、平均周波数誤差信号を生成する。ＤＰＬＬ回路
３０によって生成された平均周波数誤差信号はＶＣＸＯ
３４を制御するために使用され、これによりサンプリン
グ周波数制御信号の周波数を変えて、Ａ／Ｄ変換器１４
のサンプリング周波数を確定する。
【００７２】こうして、ＤＰＬＬ回路３０の出力は、バ
イカッド構成ＩＩＲフィルタ２８によって出力されたＱ
基準信号と信号発生器３８によって出力された１、０、
-1、０、．．．のＦｓ／４信号数列間の平均誤差がゼロ
になるまで、Ａ／Ｄ変換器１４のサンプリング周波数を
調整するために使用される。上に示したように、サンプ
リング周波数制御信号によって確定されたサンプリング
比Ｆｓがシンボル比と同期せずに４倍になっていれば、
ビット信号音タイミング信号はバイカッド構成ＩＩＲフ
ィルタ回路２８の中心周波数より上または下になり、ま
たバイカッド構成ＩＩＲフィルタ２８によって出力され
たＱ基準信号はもはや周波数Ｆｓ／４の正弦波にならな
い。これによって生じる誤差バイアスをＤＰＬＬ回路３
０が使用して、平均誤差信号を生成してＶＣＸＯ３４を
制御し、これによりサンプリング周波数Ｆｓを制御す
る。受信信号から生成されたビット信号音タイミング信
号の中心がＦｓ／４つまりバイカッド構成ＩＩＲフィル
タ通過帯域の中心になるまで、ゼロでない平均誤差信号
がＤＰＬＬ回路３０によって生成される。
イカッド構成ＩＩＲフィルタ２８によって出力されたＱ
基準信号と信号発生器３８によって出力された１、０、
-1、０、．．．のＦｓ／４信号数列間の平均誤差がゼロ
になるまで、Ａ／Ｄ変換器１４のサンプリング周波数を
調整するために使用される。上に示したように、サンプ
リング周波数制御信号によって確定されたサンプリング
比Ｆｓがシンボル比と同期せずに４倍になっていれば、
ビット信号音タイミング信号はバイカッド構成ＩＩＲフ
ィルタ回路２８の中心周波数より上または下になり、ま
たバイカッド構成ＩＩＲフィルタ２８によって出力され
たＱ基準信号はもはや周波数Ｆｓ／４の正弦波にならな
い。これによって生じる誤差バイアスをＤＰＬＬ回路３
０が使用して、平均誤差信号を生成してＶＣＸＯ３４を
制御し、これによりサンプリング周波数Ｆｓを制御す
る。受信信号から生成されたビット信号音タイミング信
号の中心がＦｓ／４つまりバイカッド構成ＩＩＲフィル
タ通過帯域の中心になるまで、ゼロでない平均誤差信号
がＤＰＬＬ回路３０によって生成される。
【００７３】ＶＣＸＯ周波数には実際のシンボル比から
偏位した周波数があるので、図２に記したタイミング回
復回路２０は２次ＤＰＬＬ回路３０を使用して、固定バ
イアスの採用により実際シンボル比からのＶＣＸＯ３４
の周波数偏位を補正できるようにする。本発明のある実
施態様では、利得β１及びβ２が２の方べきになるよう
に選択されて、右シフト動作を行えるシフト・レジスタ
を用いて重み素子を実現することができる。このため、
乗算器が２次ＤＰＬＬ回路３０を実行する必要はなく、
また３つのシフト・レジスタと２つの加算器を用いて２
次ＤＰＬＬ回路３０全体を実現することができる。
偏位した周波数があるので、図２に記したタイミング回
復回路２０は２次ＤＰＬＬ回路３０を使用して、固定バ
イアスの採用により実際シンボル比からのＶＣＸＯ３４
の周波数偏位を補正できるようにする。本発明のある実
施態様では、利得β１及びβ２が２の方べきになるよう
に選択されて、右シフト動作を行えるシフト・レジスタ
を用いて重み素子を実現することができる。このため、
乗算器が２次ＤＰＬＬ回路３０を実行する必要はなく、
また３つのシフト・レジスタと２つの加算器を用いて２
次ＤＰＬＬ回路３０全体を実現することができる。
【００７４】各々ＤＰＬＬ回路の１番目及び２番目の重
み素子７２、７４の利得を確定する重みβ１及びβ２
が、タイミング回路２０で使用された特定ＶＣＸＯ３４
の精度許容値に従って選択されて、受け取った信号のシ
ンボル比の４倍に当たる目標サンプリング比から偏位し
たＶＣＸＯ３４周波数を、補正する。ＤＰＬＬ回路３０
の安定性を保つために、極／ゼロ解析を行ってβ１とβ
２を定めることができる。ただし、ナイキスト・フィル
タ１６が大きな遅れを招くことがあるので、極／ゼロ解
析は実行しにくい時がある。たとえば、６４タップ・ナ
イキスト・フィルタ１６によって６４係数の多項式が作
成されて、ＤＰＬＬ回路３０の閉ループ伝達関数の一部
になる。上記の式のルートを数理解析で求めるのは難し
い。
み素子７２、７４の利得を確定する重みβ１及びβ２
が、タイミング回路２０で使用された特定ＶＣＸＯ３４
の精度許容値に従って選択されて、受け取った信号のシ
ンボル比の４倍に当たる目標サンプリング比から偏位し
たＶＣＸＯ３４周波数を、補正する。ＤＰＬＬ回路３０
の安定性を保つために、極／ゼロ解析を行ってβ１とβ
２を定めることができる。ただし、ナイキスト・フィル
タ１６が大きな遅れを招くことがあるので、極／ゼロ解
析は実行しにくい時がある。たとえば、６４タップ・ナ
イキスト・フィルタ１６によって６４係数の多項式が作
成されて、ＤＰＬＬ回路３０の閉ループ伝達関数の一部
になる。上記の式のルートを数理解析で求めるのは難し
い。
【００７５】β１とβ２の正しい重みを実際に確定する
手段として、実験がある。実験を通じて、β２がβ１の
約１／１００００になるとＤＰＬＬ回路３０がうまく働
くことが判定された。上記のβ２を実現するには、１３
ビット右シフトする。
手段として、実験がある。実験を通じて、β２がβ１の
約１／１００００になるとＤＰＬＬ回路３０がうまく働
くことが判定された。上記のβ２を実現するには、１３
ビット右シフトする。
【００７６】ＤＰＬＬ回路３０で生成された平均周波数
制御信号がデジタル形式なら、ＶＣＸＯ３４がアナログ
周波数制御信号に応じて動作する。このため、ＤＰＬＬ
回路３０によって出力された平均周波数制御信号が、Ｄ
／Ａ変換器３２に供給され、アナログ周波数制御信号に
変換されてから、ＶＣＸＯ３４に供給される。Ｄ／Ａ変
換器３２は、抵抗器とコンデンサの組合せなどを具備し
た、単純なデジタル／アナログ変換器装置でよい。
制御信号がデジタル形式なら、ＶＣＸＯ３４がアナログ
周波数制御信号に応じて動作する。このため、ＤＰＬＬ
回路３０によって出力された平均周波数制御信号が、Ｄ
／Ａ変換器３２に供給され、アナログ周波数制御信号に
変換されてから、ＶＣＸＯ３４に供給される。Ｄ／Ａ変
換器３２は、抵抗器とコンデンサの組合せなどを具備し
た、単純なデジタル／アナログ変換器装置でよい。
【００７７】ここで図５を参照すると、Ｄ／Ａ変換器に
よって出力されたアナログＶＣＸＯ制御信号の典型的周
波数偏移の例が具体的に説明されている。図５に示した
例では、ＶＣＸＯが、当初、ＱＡＭ信号を用いた提案Ｈ
ＤＴＶシステムの５ＭＨｚシンボル比の４倍に当たる２
０Ｍｈｚの目標サンプリング周波数を５００Ｈｚ下回る
レベルに、シミュレーションで評価された。
よって出力されたアナログＶＣＸＯ制御信号の典型的周
波数偏移の例が具体的に説明されている。図５に示した
例では、ＶＣＸＯが、当初、ＱＡＭ信号を用いた提案Ｈ
ＤＴＶシステムの５ＭＨｚシンボル比の４倍に当たる２
０Ｍｈｚの目標サンプリング周波数を５００Ｈｚ下回る
レベルに、シミュレーションで評価された。
【００７８】シミュレーション時のＱＡＭ信号の信号対
雑音比は１６ｄｂだったが、これは３２ビット ＱＡＭ
ＨＤＴＶ受信用の最低期待ＳＮＲに対応する。図５に
示したように、１０ミリ秒もするとアナログＶＣＸＯ制
御信号の周波数偏移が基本的にゼロ平均に下がるが、こ
れはＤＰＬＬ回路３０の位相同期が達成されたことを示
す。位相同期時間が長くなると、捕獲できるＶＣＸＯ許
容値が大きくなることがある。図５に示したＶＣＸＯ制
御信号において、最初から１０ミリ秒期間後も周波数偏
移が存在するのは、主にパターン雑音による。
雑音比は１６ｄｂだったが、これは３２ビット ＱＡＭ
ＨＤＴＶ受信用の最低期待ＳＮＲに対応する。図５に
示したように、１０ミリ秒もするとアナログＶＣＸＯ制
御信号の周波数偏移が基本的にゼロ平均に下がるが、こ
れはＤＰＬＬ回路３０の位相同期が達成されたことを示
す。位相同期時間が長くなると、捕獲できるＶＣＸＯ許
容値が大きくなることがある。図５に示したＶＣＸＯ制
御信号において、最初から１０ミリ秒期間後も周波数偏
移が存在するのは、主にパターン雑音による。
【００７９】シミュレーションでは、図５の説明の根拠
として使用されたタイミング回復回路の捕獲範囲がきわ
めて大きくなり、ＤＰＬＬ回路のパラメタβ１とβ２を
正しく調整すれば１０ＫＨｚ捕獲範囲が容易に達成され
る、ことが判明している。
として使用されたタイミング回復回路の捕獲範囲がきわ
めて大きくなり、ＤＰＬＬ回路のパラメタβ１とβ２を
正しく調整すれば１０ＫＨｚ捕獲範囲が容易に達成され
る、ことが判明している。
【００８０】捕獲範囲が１０ＫＨｚよりずっと小さくて
済むような周波数許容値をもつＶＣＸＯが消費者ＨＤＴ
Ｖ受信機で使用されるものと見られることに、注目され
たい。このため、Ａ／Ｄ変換器１４、Ｄ／Ａ変換器３
２、ＶＣＸＯ３４以外の全てのデジタル成分を使用する
本発明のシンボルタイミング回復回路は、シンボルタイ
ミング回復が必要な他製品のホストだけでなく、ＨＤＴ
Ｖ受信装置で使用する場合にもよく適しているものとみ
られる。さらに、本発明のシンボルタイミング回復回路
は主としてデジタル代替方式になり、代替アナログシン
ボルタイミング回復回路に比べて簡単で安価に実現でき
る。
済むような周波数許容値をもつＶＣＸＯが消費者ＨＤＴ
Ｖ受信機で使用されるものと見られることに、注目され
たい。このため、Ａ／Ｄ変換器１４、Ｄ／Ａ変換器３
２、ＶＣＸＯ３４以外の全てのデジタル成分を使用する
本発明のシンボルタイミング回復回路は、シンボルタイ
ミング回復が必要な他製品のホストだけでなく、ＨＤＴ
Ｖ受信装置で使用する場合にもよく適しているものとみ
られる。さらに、本発明のシンボルタイミング回復回路
は主としてデジタル代替方式になり、代替アナログシン
ボルタイミング回復回路に比べて簡単で安価に実現でき
る。
【００８１】
【発明の効果】本発明のタイミング回復回路は、ＶＣＸ
Ｏ及び、ＤＰＬＬ回路のデジタル出力をＶＣＸＯ制御用
アナログ信号に変換するＤ／Ａ変換器以外は、全てデジ
タルである。本発明のタイミング回復回路のデジタル特
性と、回路を実現するのに乗算器を使用する必要がない
点とから、アナログ・タイミング回復回路に比べて、タ
イミング回復回路が安価かつ容易に実現される。
Ｏ及び、ＤＰＬＬ回路のデジタル出力をＶＣＸＯ制御用
アナログ信号に変換するＤ／Ａ変換器以外は、全てデジ
タルである。本発明のタイミング回復回路のデジタル特
性と、回路を実現するのに乗算器を使用する必要がない
点とから、アナログ・タイミング回復回路に比べて、タ
イミング回復回路が安価かつ容易に実現される。
【図１】本発明の１つの実施態様に従って実現されたシ
ンボルタイミング回復回路を組み込んだ、受信装置の一
部の概略構成図である。
ンボルタイミング回復回路を組み込んだ、受信装置の一
部の概略構成図である。
【図２】図１に示したシンボルタイミング回復回路の詳
細な構成図である。
細な構成図である。
【図３】図１と図２に示したシンボルタイミング回復回
路の帯域フィルタの周波数応答特性を具体的に説明した
図である。
路の帯域フィルタの周波数応答特性を具体的に説明した
図である。
【図４】図１と図２に示したシンボルタイミング回復回
路のバイカッド構成フィルタの周波数及び位相応答を具
体的に説明した図である。
路のバイカッド構成フィルタの周波数及び位相応答を具
体的に説明した図である。
【図５】図１と図２に示した本発明のタイミング回復回
路によって生成された電圧制御水晶発振器制御信号の周
波数特性を具体的に説明した図である。
路によって生成された電圧制御水晶発振器制御信号の周
波数特性を具体的に説明した図である。
１２…同調器、１６…ナイキスト・フィルタ、２２…非
線形演算回路、２４…ビット同期フィルタ回路、２６…
帯域フィルタ、２８…バイカッド構成フィルタ、３０…
デジタル位相同期ループ、３４…ＶＣＸＯ、３８…信号
発生器、３６…計数形検波器
線形演算回路、２４…ビット同期フィルタ回路、２６…
帯域フィルタ、２８…バイカッド構成フィルタ、３０…
デジタル位相同期ループ、３４…ＶＣＸＯ、３８…信号
発生器、３６…計数形検波器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 27/22
Claims (15)
- 【請求項１】平均周波数誤差信号を受け取るための平均
周波数誤差信号入力、前記平均周波数誤差信号の関数と
して周波数Ｆｓのサンプリング周波数制御信号を生成す
る手段、及び前記サンプリング周波数制御信号を出力す
るための出力を有する発振器と、 同調器からアナログ信号を受け取るために該同調器に結
合するのに適したアナログ信号入力、前記サンプリング
周波数制御信号を受け取るために及び前記アナログ信号
をサンプリングする比率を制御するために前記発振器の
出力と結合されたサンプリング周波数制御信号入力、前
記アナログ信号からデジタル信号を生成する手段、及び
生成された該デジタル信号を出力するための出力とを有
するアナログ／デジタル変換器と、 前記デジタル信号を受け取るために前記アナログ／デジ
タル変換器のデジタル信号出力に結合された入力、前記
デジタル信号を濾波して同相信号を生成する手段、及び
該同相信号を出力するための１番目の出力を有するナイ
キスト・フィルタと、 前記同相信号を受け取るために前記ナイキスト・フィル
タの１番目の出力と結合された１番目の入力、前記同相
信号の非線形演算を実行してタイミング信号を生成する
手段、及び該タイミング信号を出力するための出力を有
する非線形演算回路と、 Ｆｓ／４が周波数Ｆｓの分数になっていて該周波数Ｆｓ
／４に中心がある通過帯域、前記タイミング信号を受け
取るために前記非線形演算回路の出力と結合された入
力、前記タイミング信号を濾波して直角位相基準信号を
生成する手段、及び前記直角位相基準信号を出力するた
めの出力を有するバイカッド構成フィルタと、 前記サンプリング周波数制御信号を受け取るために前記
発振器の出力と結合された入力、周波数がＦｓの内部ク
ロック信号を前記サンプリング周波数制御信号の関数と
して生成する手段、及び該内部クロック信号を出力する
ための出力を有する信号発生器と、 前記内部クロック信号を受け取るために前記信号発生器
の出力と結合された１番目の入力、前記直角位相基準信
号を受け取るために前記バイカッド構成フィルタの出力
に結合された２番目の入力、前記内部クロック信号と前
記直角位相基準信号を相互に相関関係付けて周波数誤差
信号を生成する手段、及び該周波数誤差信号を出力する
ための出力を有する相互相関関係器と、 前記相互相関関係器の出力と結合された入力、前記発振
器によって生成された前記サンプリング制御信号の周波
数を調整するために前記平均周波数誤差信号を生成する
手段、及び前記発振器の入力と結合された出力を有する
デジタル位相同期ループ回路と、 前記信号発生器と結合された前記内部クロック信号から
シンボル決定クロック信号を生成するための手段、 とを具備するシンボルタイミング回復回路。 - 【請求項２】請求項１において、 前記タイミング信号を受け取るために前記非線形演算回
路の出力と結合された入力、前記タイミング信号を受け
取り濾波して該タイミング信号の直流電流成分を減衰す
るための、０Ｈｚでゼロ利得を有するフィルタ手段、及
び濾波後に前記タイミング信号を出力するために前記バ
イカッド構成フィルタの入力と結合された出力を有する
デジタル帯域通過フィルタ、 を具備するシンボルタイミング回復回路。 - 【請求項３】請求項１において、 前記ナイキスト・フィルタが、さらに、該ナイキスト・
フィルタによって生成された直角位相信号を出力するた
めの２番目の出力を具備しており、 前記非線形演算回路が、さらに、前記直角位相信号を受
け取るために前記ナイキスト・フィルタの２番目の出力
と結合された２番目の入力、及び前記同相信号に関して
実行された非線形演算の結果を総和するための総和器、
及び前タイミング信号を生成するために前記直角位相信
号に関して実行された非線形演算の結果、 を具備する
シンボルタイミング回復回路。 - 【請求項４】請求項２において、前記非線形演算回路
が、 前記ナイキスト・フィルタの同相信号出力と結合された
入力、前記同相信号に関する絶対値演算を実行して１番
目の絶対値信号を生成する手段、及び該１番目の絶対値
信号を出力するための出力を有する１番目の絶対値回路
と、 前記ナイキスト・フィルタの前記直角位相信号出力と結
合された入力、前記直角位相信号に関する絶対値演算を
実行して２番目の絶対値信号を生成するための手段、及
び該２番目の絶対値信号を出力するための２番目の絶対
値信号出力を有する２番目の絶対値回路と、 前記１番目の絶対値回路の出力と結合された１番目の総
和入力、前記２番目の絶対値回路の出力と結合された２
番目の総和入力、前記１番目及び前記２番目の絶対値信
号を加算するための加算手段、及び前記非線形演算回路
の出力と結合された出力を有する１番目の加算器、 とを具備するシンボルタイミング回復回路。 - 【請求項５】請求項４において、前記デジタル帯域フィ
ルタが、 前記１番目及び前記２番目の総和入力、及び前記２番目
の減算入力、及び前記帯域ＦＩＲフィルタのタイミング
信号出力と結合された出力を有する２番目の加算器と、 前記非線形演算回路の出力と結合された入力、及び前記
２番目の加算器の１番目の総和入力と結合された出力を
有するシフト・レジスタを具備した１次単位遅延素子
と、 前記１次単位遅延素子の出力と結合された入力を有し、
また前記２番目の加算器の前記１番目の減算入力と結合
された出力を有するシフト・レジスタを具備した１番目
の２次単位遅延素子と、 前記１番目の２次単位遅延素子の出力と結合された入
力、及び前記２番目の加算器の２番目の総和入力と結合
された出力を有するシフト・レジスタを具備した、２番
目の２次単位遅延素子、及び前記２番目の２次単位遅延
素子の出力と結合された入力、及び前記２番目の加算器
の２番目の減算入力と結合された出力を有するシフト・
レジスタを具備した３番目の２次単位遅延素子、 を有する７タップ帯域有限インパルス応答（ＦＩＲ）フ
ィルタを具備するシンボルタイミング回復回路。 - 【請求項６】請求項２において、前記デジタル・バイカ
ッド構成フィルタが、 前記帯域フィルタの出力と結合された入力と、 前記相互相関関係器の２番目の入力と結合された直角位
相基準信号出力、及び周波数領域において、前記入力信
号と以下のような関係を有する直角位相基準信号を生成
するための手段、 Ｙ（Ｚ）／Ｘ（Ｚ）＝（Ａｎ＋ＢｎＺ-1）／（Ａｄ＋ＢｄＺ-1＋Ｚ-2） ここで、 Ａｎ ＝ α／（１−α） Ｂｎ ＝ −α＊ｃｏｓ（π／２）／（１−α） Ａｄ ＝ １／（１−α）、及び Ｂｄ ＝ −（２−α）＊ｃｏｓ（π／２）／（１−α） （ただし、αは実数である）とを含めたデジタル・バイ
カッド構成無限インパルス応答フィルタを具備するシン
ボルタイミング回復回路。 - 【請求項７】請求項２において、前記シンボル決定クロ
ック信号生成用の手段が、 前記内部クロック信号の遷移に応じて前記シンボル決定
クロック信号を生成する計数形検波器を具備するシンボ
ルタイミング回復回路。 - 【請求項８】請求項２において、前記発振器が、 前記デジタル位相同期ループ回路の出力と結合した入
力、前記周波数がＦｓの倍数になっている周波数を有す
る発振器出力信号を生成する手段、及び出力を有する電
圧制御水晶発振器と、 前記電圧制御水晶発振器の出力と結合された入力、前記
サンプリング周波数制御信号を発振器出力信号の関数と
して生成する手段、及び前記アナログ／デジタル変換器
のサンプリング周波数制御信号入力と前記発振器の入力
とに結合された出力を有する周波数分割器、 とを具備するシンボルタイミング回復回路。 - 【請求項９】請求項６において、 前記デジタル平均周波数誤差信号を受け取るために前記
デジタル位相同期ループ回路の出力と結合された入力、
前記デジタル位相同期ループ回路によって出力された前
記平均周波数誤差信号をデジタル形式でアナログ平均周
波数誤差信号に変換するための手段、及び該アナログ平
均周波数誤差信号を出力するための発振器の入力と結合
された出力を有するデジタル／アナログ変換器、 を具備するシンボルタイミング回復回路。 - 【請求項１０】請求項２において、 前記デジタル平均周波数誤差信号を受け取るために前記
デジタル位相同期ループ回路の出力と結合された入力、
前記デジタル位相同期ループ回路によって出力された前
記平均周波数誤差信号をデジタル形式でアナログ平均周
波数誤差信号に変換する手段、及び該アナログ平均周波
数誤差信号を出力するために発振器の入力と結合された
出力を有するデジタル／アナログ変換器、 を具備するシンボルタイミング回復回路。 - 【請求項１１】請求項２において、前記デジタル位相同
期ループ回路が、 前記１番目及び２番目の総和入力、前記１番目及び２番
目の誤差信号を総和して平均周波数誤差信号を生成する
手段、及び該平均周波数誤差信号を出力するためにデジ
タル位相同期ループ回路の出力に結合された出力を有す
る１番目の加算器と、 前記周波数誤差信号を受け取るために前記デジタル位相
同期ループ回路の入力と結合された入力、前記１番目の
誤差信号を生成するための、利得がβ１の１番目の重み
素子、及び該１番目の誤差信号を出力するために前記１
番目の加算器の１番目の総和入力と結合された出力、を
有するシフト・レジスタを具備している１番目の重み素
子と、 前記１番目及び２番目の総和入力及び出力、２番目の誤
差信号を生成する手段、及び該２番目の誤差信号を出力
するために前記１番目の加算器の２番目の総和入力と結
合された出力を有する２番目の加算器と、 利得がβ１であり、前記周波数誤差信号を受け取るため
に前記デジタル位相同期ループ回路の入力と結合された
入力、及び前記２番目の加算器の１番目の総和入力と結
合された出力を有する２番目の重み素子、及び前記２番
目の加算器の出力と結合された入力、誤差フィードバッ
ク信号を生成する手段、及び前記２番目の加算器の２番
目の総和入力と結合され前記誤差フィードバック信号を
出力するための出力を有する１次単位遅延素子、 とを有する２次デジタル位相同期ループを具備している
シンボルタイミング回復回路。 - 【請求項１２】平均周波数誤差信号を受け取るための平
均周波数誤差信号入力、前記平均周波数誤差信号の関数
として周波数がＦｓのサンプリング周波数制御信号を生
成する手段、及び前記サンプリング周波数制御信号を出
力するための出力を有する発振器と、 同調器からアナログ信号を受け取るために該同調器と結
合するのに適したアナログ信号入力、及び前記サンプリ
ング周波数制御信号を受け取るために及びアナログ信号
をサンプリングする比率を制御するために前記発振器出
力と結合されたサンプリング周波数制御信号入力、前記
アナログ信号からデジタル信号を生成する手段、及び生
成された該デジタル信号を出力するための出力を有する
アナログ／デジタル変換器と、 前記デジタル信号を受け取るために前記アナログ／デジ
タル変換器のデジタル信号出力と結合された入力、前記
デジタル信号を濾波して直角位相信号を生成する手段、
及び前記直角位相信号を出力するための１番目の出力を
有するナイキスト・フィルタと、 前記直角位相信号を受け取るために前記ナイキスト・フ
ィルタの１番目の出力と結合された１番目の入力、前記
直角位相信号に関する非線形演算を実行してタイミング
信号を生成する手段、及び該タイミング信号を出力する
ための出力を有する非線形演算回路と、 Ｆｓ／４が周波数Ｆｓの分数になっていて該周波数Ｆｓ
／４に中心がある通過帯域、及びタイミング信号を受け
取るために非線形演算回路の出力と結合された入力、前
記タイミング信号を濾波して直角位相基準信号を生成す
る手段、及び該直角位相基準信号を出力するための出力
を有するバイカッド構成フィルタ、 前記サンプリング周波数制御信号を受け取るために前記
発振器の出力と結合された入力、前記サンプリング周波
数制御信号の関数として周波数がＦｓの内部クロック信
号を生成する手段、及び前記内部クロック信号を出力す
るための出力を有する信号発生器と、 前記内部クロック信号を受け取るために前記信号発生器
の出力と結合された１番目の入力、及び前記直角位相基
準信号を受け取るために前記バイカッド構成フィルタの
出力と結合された２番目の入力、前記内部クロック信号
と前記直角位相基準信号を相互に相関関係付けて周波数
誤差信号を生成する手段、及び該周波数誤差信号を出力
するための出力を有する相互相関関係器と、 前記相互相関関係器の出力と結合された入力、前記発振
器によって生成されたサンプリング制御信号の周波数を
調整するための平均周波数誤差信号を生成する手段、及
び前記発振器の入力と結合された出力を有するデジタル
位相同期ループ回路、及び前記信号発生器と結合された
内部クロック信号からシンボル決定クロック信号を生成
するための手段、 を具備するシンボルタイミング回復回路。 - 【請求項１３】アナログ信号を受け取るための同調器
と、 平均周波数誤差信号を受け取るための平均周波数誤差信
号入力、前記平均周波数誤差信号の関数として周波数が
Ｆｓのサンプリング周波数制御信号を、生成する手段、
及び前記サンプリング周波数制御信号を出力するための
出力を有する発振器と、 前記同調器からアナログ信号を受け取るために同調器と
結合されたアナログ信号入力、前記サンプリング周波数
制御信号を受け取るために、かつ前記アナログ信号をサ
ンプリングする比率を制御するために前記発振器の出力
と結合されたサンプリング周波数制御信号入力、前記ア
ナログ信号からデジタル信号を生成する手段、及び生成
された該デジタル信号を出力するための出力を有するア
ナログ／デジタル変換器と、 前記デジタル信号を受け取るために前記アナログ／デジ
タル変換器のデジタル信号出力と結合された入力、前記
デジタル信号を濾波して同相信号及び直角位相信号を生
成する手段、前記同相信号を出力するための１番目の出
力、及び前記直角位相信号を出力するための２番目の出
力を有するナイキスト・フィルタ、 前記同相信号を受け取るために前記ナイキスト・フィル
タの１番目の出力と結合された１番目の入力、前記直角
位相信号を受け取るためにナイキスト・フィルタの２番
目の出力と結合された２番目の入力、前記同相及び直角
位相信号の各々に関して非線形演算を実行し、また非線
形演算の結果を総和してタイミング信号を生成する演算
手段、及び前記タイミング信号を出力するための出力を
有する非線形演算回路と、 前記タイミング信号を受け取るために前記非線形演算回
路の出力と結合された入力、前記タイミング信号を受け
取り、濾波して該タイミング信号の直流電流成分を減衰
するための、０Ｈｚでゼロ利得のフィルタ手段、及び濾
波された前記タイミング信号を出力するための出力を有
するデジタル有限インパルス応答帯域フィルタと、 Ｆｓ／４が周波数Ｆｓの分数になっている周波数Ｆｓ／
４の通過帯域、帯域フィルタ・タイミング信号を受け取
るために前記帯域フィルタの出力と結合された入力、前
記帯域フィルタ・タイミング信号を濾波して直角位相基
準信号を生成するためのフィルタ手段、及び前記直角位
相基準信号を出力するための出力を有するバイカッド構
成無限インパルス応答フィルタと、 前記サンプリング周波数制御信号を受け取るために前記
発振器の出力に結合された入力、周波数Ｆｓ／４の内部
クロック信号を前記サンプリング周波数制御信号の関数
として生成する手段、及び前記内部クロック信号を出力
するための出力を有する信号発生器と、 前記内部クロック信号を受け取るために前記信号発生器
の出力と結合された１番目の入力、前記直角位相基準信
号を受け取るために前記バイカッド構成フィルタの出力
と結合された２番目の入力、前記内部クロック信号と直
角位相基準タイミング信号を相互相関関係付けて周波数
誤差信号を生成する手段、及び前記周波数誤差信号を出
力するための出力を有する相互相関関係器と、 前記相互相関関係器の出力と結合された入力、前記発振
器によって生成された前記サンプリング制御信号の周波
数を調整するための平均周波数誤差信号を生成する手
段、及び前記発振器の入力と結合された出力を有する２
次デジタル位相同期ループ回路、及び前記信号発生器と
結合された前記内部クロック信号からシンボル決定クロ
ック信号を生成するための手段、 とを具備する受信装置。 - 【請求項１４】同調器を操作してアナログ信号の受け取
り、及び出力を行い、 平均周波数誤差信号に応えて発振器を操作することによ
り、周波数Ｆｓのサンプリング周波数制御信号を生成
し、 アナログ／デジタル変換器を操作して、前記アナログ信
号の受け取り、前記サンプリング周波数制御信号の受け
取り、及び周波数Ｆｓでのアナログ信号サンプリングに
よるデジタル信号の生成を行い、 前記デジタル信号を濾波して、該デジタル信号から同相
信号及び直角位相信号を生成し、 前記同相信号に関する非線形演算を実行して１番目の信
号を生成し、 前記直角位相信号に関する非線形演算を実行して２番目
の信号を生成し、 前記１番目及び前記２番目の信号を総和してビット信号
音タイミング信号を生成し、 ０Ｈｚで利得ゼロの帯域有限インパルス応答フィルタを
使用して、前記ビット信号音タイミング信号を濾波する
ことにより、該ビット信号音タイミング信号の直流電流
成分を減衰し、 通過帯域がＦｓ／４にあるデジタル・バイカッド構成帯
域フィルタを使用して、前記減衰直流電流成分を伴うビ
ット信号音タイミング信号を濾波し、Ｆｓ／４がＦｓの
分数になっている直角位相基準信号を生成し、 前記サンプリング周波数制御信号の関数として、周波数
Ｆｓ／４の内部クロック信号を生成し、 前記内部クロック信号と前記直角位相基準信号を相互に
相関関係付けて、周波数誤差信号を生成し、 ２次デジタル位相同期ループ回路を操作することによ
り、前記周波数誤差信号から平均周波数誤差信号を生成
して、前記発振器の周波数を制御し、 前記内部クロック信号がゼロに等しい値まで遷移する時
点を検知し、 前記内部クロック信号において検知された遷移の関数と
して、シンボル決定クロック信号を生成することによ
り、 アナログ信号からシンボルタイミング信号を生成するシ
ンボルタイミング回復方法。 - 【請求項１５】請求項１４のシンボルタイミング回復方
法において、 前記同相信号に関して非線形演算を実行する処理に、該
同相信号に関して絶対値演算を実行する処理が具備され
ており、かつ前記直角位相信号に関して非線形演算を実
行する処理に、直角位相信号に関する絶対値演算を実行
する処理が具備されている、 アナログ信号からシンボルタイミング信号を生成するシ
ンボルタイミング回復方法。
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