JPH0795563B2 - パスゲートマルチプレクサレシーバ集積回路 - Google Patents
パスゲートマルチプレクサレシーバ集積回路Info
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- JPH0795563B2 JPH0795563B2 JP2411551A JP41155190A JPH0795563B2 JP H0795563 B2 JPH0795563 B2 JP H0795563B2 JP 2411551 A JP2411551 A JP 2411551A JP 41155190 A JP41155190 A JP 41155190A JP H0795563 B2 JPH0795563 B2 JP H0795563B2
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- transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電子回路に関し、より
詳細には、パスゲートマルチプレクサレシーバ集積回路
に関する。
詳細には、パスゲートマルチプレクサレシーバ集積回路
に関する。
【０００２】
【従来の技術】レシーバ集積回路は、外部信号に晒され
ている。従って、集積回路デバイス上に含まれるレシー
バと他の回路を保護するために、いくつかの機能が与え
られなければならない。これら機能は、静電放電保護、
伝送路信号クランプ及びラッチアップ保護を含んでい
る。更に、レシーバは、オンチップ負荷に適切な駆動を
与える必要がある。また、ある例では、テスト用に境界
走査マルチプレキシング能力が与えられる。従来は、こ
れら機能は、いくつかの異なる別個の構成によって行わ
れている。例えば、静電放電保護は、特殊仕様のなだれ
降伏デバイスによって与えられる。伝送路信号クランプ
は、オフチップ抵抗器によって処理される。ラッチアッ
プ保護とオンチップ負荷に対する適切な駆動は、電界効
果トランジスタのゲート入力を有する大型のバッファで
行われる（ゲート酸化物は、過度のオフチップ電圧がチ
ップ拡散に達するのを防止する）。境界走査マルチプレ
キシング（チップ内のラッチをテストするために入力を
入力ピンから切断する能力）は、内部チップ論理の設計
者が組み込むようになっている。
ている。従って、集積回路デバイス上に含まれるレシー
バと他の回路を保護するために、いくつかの機能が与え
られなければならない。これら機能は、静電放電保護、
伝送路信号クランプ及びラッチアップ保護を含んでい
る。更に、レシーバは、オンチップ負荷に適切な駆動を
与える必要がある。また、ある例では、テスト用に境界
走査マルチプレキシング能力が与えられる。従来は、こ
れら機能は、いくつかの異なる別個の構成によって行わ
れている。例えば、静電放電保護は、特殊仕様のなだれ
降伏デバイスによって与えられる。伝送路信号クランプ
は、オフチップ抵抗器によって処理される。ラッチアッ
プ保護とオンチップ負荷に対する適切な駆動は、電界効
果トランジスタのゲート入力を有する大型のバッファで
行われる（ゲート酸化物は、過度のオフチップ電圧がチ
ップ拡散に達するのを防止する）。境界走査マルチプレ
キシング（チップ内のラッチをテストするために入力を
入力ピンから切断する能力）は、内部チップ論理の設計
者が組み込むようになっている。
【０００３】次の従来技術は、パスゲート又は転送ゲー
ト受信回路を示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８６年、１０月、第５号、第
１９巻、「ＴＴＬ回路用のＦＥＴ信号レシーバ」これ
は、公知技術の単一パスゲート回路を示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８７年、５月、第１２号、第
２９巻、「高速水準コンバータ回路」これは、負荷駆動
能力を与える従来の方法であるバッファに接続されたパ
スゲートを示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８６年、１月、第８号、第２
８巻、「短いチャネルのＣＭＯＳによる装置を使用する
汎用インタフェースレシーバ」これは、ＣＭＯＳレシー
バ回路を示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８６年、２月、第９号、第２
８巻、「両極性アプリケーション用の中電力、最小領域
のクランプ回路」これは、クランプ回路を示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８８年、７月、第２号、第３
１巻、「ハイエンドシステム用の高速ＥＣＬ・ＢＩＦＥ
Ｔレシーバ」これもレシーバ回路を示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９７３年、１０月、第５号、第
１６巻、「低電力のゲートされたレシーバ」これもＣＭ
ＯＳレシーバ回路を示している。
ト受信回路を示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８６年、１０月、第５号、第
１９巻、「ＴＴＬ回路用のＦＥＴ信号レシーバ」これ
は、公知技術の単一パスゲート回路を示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８７年、５月、第１２号、第
２９巻、「高速水準コンバータ回路」これは、負荷駆動
能力を与える従来の方法であるバッファに接続されたパ
スゲートを示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８６年、１月、第８号、第２
８巻、「短いチャネルのＣＭＯＳによる装置を使用する
汎用インタフェースレシーバ」これは、ＣＭＯＳレシー
バ回路を示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８６年、２月、第９号、第２
８巻、「両極性アプリケーション用の中電力、最小領域
のクランプ回路」これは、クランプ回路を示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８８年、７月、第２号、第３
１巻、「ハイエンドシステム用の高速ＥＣＬ・ＢＩＦＥ
Ｔレシーバ」これもレシーバ回路を示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９７３年、１０月、第５号、第
１６巻、「低電力のゲートされたレシーバ」これもＣＭ
ＯＳレシーバ回路を示している。
【０００４】−ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、１９８８年、７月、
第２号、第３１巻、「ハイパフォーマンスオフチップ共
通Ｉ／Ｏ回路」これは、機能形式で、異なる機能構成要
素を指示する異なる機能モジュールの有する入出力回路
を開示している。
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、１９８８年、７月、
第２号、第３１巻、「ハイパフォーマンスオフチップ共
通Ｉ／Ｏ回路」これは、機能形式で、異なる機能構成要
素を指示する異なる機能モジュールの有する入出力回路
を開示している。
【０００５】静電放電保護は、いくつかの文献に示され
ている。
ている。
【０００６】−ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、１９８０年、８月、
第３号、第２３巻、「電流スイッチレシーバ用の静電放
電保護装置」これは、静電放電ダイオードの使用を示し
ている。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８３年、１２月、第７Ａ号、
第２６巻、「ＦＥＴプロダクト用のＥＳＤ保護ＴＴＬレ
シーバ」これは、静電放電保護を与える非統合アプロー
チを示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８０年、９月、第４号、第２
３巻、「単一保護装置の有する多重Ｉ／Ｏ保護」これ
は、レシーバ用のいくつかの入力を横切って接続された
単一保護装置を開示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９７８年、５月、第１２号、第
２０巻、「低電力消失プッシュブルドライバ」これは、
活動状態の終止プログラムの判断でクランプ保護を含む
レシーバを示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８２年、８月、第３Ａ号、第
２５巻、「低電圧インバータレシーバ回路」これは、Ｅ
ＳＤ機能、クランプ回路及び受信回路を含むインバータ
レシーバ回路を示している。しかしながら、これら機能
は、同一の機能の異なる要素によって行われている。
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、１９８０年、８月、
第３号、第２３巻、「電流スイッチレシーバ用の静電放
電保護装置」これは、静電放電ダイオードの使用を示し
ている。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８３年、１２月、第７Ａ号、
第２６巻、「ＦＥＴプロダクト用のＥＳＤ保護ＴＴＬレ
シーバ」これは、静電放電保護を与える非統合アプロー
チを示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８０年、９月、第４号、第２
３巻、「単一保護装置の有する多重Ｉ／Ｏ保護」これ
は、レシーバ用のいくつかの入力を横切って接続された
単一保護装置を開示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９７８年、５月、第１２号、第
２０巻、「低電力消失プッシュブルドライバ」これは、
活動状態の終止プログラムの判断でクランプ保護を含む
レシーバを示している。 −ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、１９８２年、８月、第３Ａ号、第
２５巻、「低電圧インバータレシーバ回路」これは、Ｅ
ＳＤ機能、クランプ回路及び受信回路を含むインバータ
レシーバ回路を示している。しかしながら、これら機能
は、同一の機能の異なる要素によって行われている。
【０００７】
【発明が解決しようとする課題】本発明の目的は、電子
放電保護や伝送路信号クランプ等のいくつかの機能を与
えるパスゲートマルチプレクサレシーバ集積回路を提供
することである。
放電保護や伝送路信号クランプ等のいくつかの機能を与
えるパスゲートマルチプレクサレシーバ集積回路を提供
することである。
【０００８】
【課題を解決するための手段】本発明によれば、パスゲ
ートマルチプレクサレシーバ集積回路が提供される。こ
のレシーバ回路は、単一半導体基板上に集積され、パス
ゲート回路を含む。このパスゲート回路は、入力信号を
出力ラインへ供給するための互いに反対極性の第１と第
２の電界効果トランジスタを含む。この第１の電界効果
トランジスタは、信号クランプと静電放電保護を与える
第１のバイポーラ・トランジスタを含む。第２の電界効
果トランジスタもまたクランプと静電放電保護を与える
第２のバイポーラ・トランジスタを含む。レシーバ回路
は、さらにパスゲート回路の動作を制御する制御回路を
含む。
ートマルチプレクサレシーバ集積回路が提供される。こ
のレシーバ回路は、単一半導体基板上に集積され、パス
ゲート回路を含む。このパスゲート回路は、入力信号を
出力ラインへ供給するための互いに反対極性の第１と第
２の電界効果トランジスタを含む。この第１の電界効果
トランジスタは、信号クランプと静電放電保護を与える
第１のバイポーラ・トランジスタを含む。第２の電界効
果トランジスタもまたクランプと静電放電保護を与える
第２のバイポーラ・トランジスタを含む。レシーバ回路
は、さらにパスゲート回路の動作を制御する制御回路を
含む。
【０００９】好適実施例において、パスゲート部分は、
互いに反対極性の２個の電界効果トランジスタから成っ
ている。これらの電界効果トランジスタは、それぞれバ
イポーラ・トランジスタを含むよう製造される。Ｐチャ
ネルＰＮＰバイポーラ・トランジスタは、Ｐチャネルト
ランジスタのソース、半導体デバイスのＮ−のＮウェル
基板領域およびＰ基板領域の間の相互接続を含む。好適
実施例において、Ｐ基板領域は、大地電位へ至る低抵抗
接続を与える。Ｎチャネルデバイス用のバイポーラ・ト
ランジスタは、Ｎ＋ドレイン領域とそれを取り囲むＰエ
ピタキシー領域の間にあり、るＶｄｄへ至るＮ領域リタ
ーンが設けられる。好適実施例において、Ｎドレイン領
域とＶｄｄへのＮ領域リターンは、第２バイポーラ・ト
ランジスタの動作特性を向上するように非常に接近して
製造される。
互いに反対極性の２個の電界効果トランジスタから成っ
ている。これらの電界効果トランジスタは、それぞれバ
イポーラ・トランジスタを含むよう製造される。Ｐチャ
ネルＰＮＰバイポーラ・トランジスタは、Ｐチャネルト
ランジスタのソース、半導体デバイスのＮ−のＮウェル
基板領域およびＰ基板領域の間の相互接続を含む。好適
実施例において、Ｐ基板領域は、大地電位へ至る低抵抗
接続を与える。Ｎチャネルデバイス用のバイポーラ・ト
ランジスタは、Ｎ＋ドレイン領域とそれを取り囲むＰエ
ピタキシー領域の間にあり、るＶｄｄへ至るＮ領域リタ
ーンが設けられる。好適実施例において、Ｎドレイン領
域とＶｄｄへのＮ領域リターンは、第２バイポーラ・ト
ランジスタの動作特性を向上するように非常に接近して
製造される。
【００１０】第２の好適実施例においては、パスゲート
回路は、入力クランプ回路を含む。この入力クランプ回
路は、２個のバイポーラ・トランジスタを備える。第２
のバイポーラ・トランジスタは、入力ラインへ接続され
たＮ領域、Ｐエピタキシー領域及びＶｄｄへのＮ領域リ
ターンの間にある。更に、入力ラインへ接続されたＮ領
域とＶｄｄへのＮ領域リターンは、第１のバイポーラ・
トランジスタの動作特性を最大にするよう非常に接近し
た位置に置かれる。第１のバイポーラ・トランジスタ
は、入力ラインへ接続されたＰ領域、Ｐ領域を取り囲む
Ｎウェル領域及びＰ基板領域又は第１のＰ領域の近傍の
もう１つのＰ領域の間に形成される。Ｐ基板領域は、大
地電位へ至る低抵抗接続を与えるように製造される。
回路は、入力クランプ回路を含む。この入力クランプ回
路は、２個のバイポーラ・トランジスタを備える。第２
のバイポーラ・トランジスタは、入力ラインへ接続され
たＮ領域、Ｐエピタキシー領域及びＶｄｄへのＮ領域リ
ターンの間にある。更に、入力ラインへ接続されたＮ領
域とＶｄｄへのＮ領域リターンは、第１のバイポーラ・
トランジスタの動作特性を最大にするよう非常に接近し
た位置に置かれる。第１のバイポーラ・トランジスタ
は、入力ラインへ接続されたＰ領域、Ｐ領域を取り囲む
Ｎウェル領域及びＰ基板領域又は第１のＰ領域の近傍の
もう１つのＰ領域の間に形成される。Ｐ基板領域は、大
地電位へ至る低抵抗接続を与えるように製造される。
【００１１】上記第２の好適実施例から、相補形両極性
クランプが相補形ＭＯＳ（ＣＭＯＳ）デバイスにつきも
のであることが分かる。必要なことは、他の電気操作を
要することなく所望の入力信号クランプを達成するデバ
イスの設計とバイアスである。
クランプが相補形ＭＯＳ（ＣＭＯＳ）デバイスにつきも
のであることが分かる。必要なことは、他の電気操作を
要することなく所望の入力信号クランプを達成するデバ
イスの設計とバイアスである。
【００１２】
【実施例】本発明は、単一のコンパクトな集積回路に、
静電放電保護、伝送路信号クランプ、ラッチアップ保
護、オンチップ負荷に対する適切な駆動及びテスト用の
境界走査マルチプレキシングを提供する。これら特徴
は、本発明のパスゲートマルチプレクサレシーバ回路で
行われる。静電放電保護、伝送路信号クランプ、及びラ
ッチアップ保護の全ては、相補形パスゲートデバイスの
寄生バイポーラ・トランジスタと保護リングによって与
えられる。適切な駆動は、オフチップ源によって大きな
パスゲートデバイスの低インピーダンスを介して与えら
れる。境界走査マルチプレキシング機能は、パスゲート
トランジスタをオフにし、かつ、境界走査テストラッチ
によって提供される小さいオンチップバッファを駆動す
ることにより与えられる。
静電放電保護、伝送路信号クランプ、ラッチアップ保
護、オンチップ負荷に対する適切な駆動及びテスト用の
境界走査マルチプレキシングを提供する。これら特徴
は、本発明のパスゲートマルチプレクサレシーバ回路で
行われる。静電放電保護、伝送路信号クランプ、及びラ
ッチアップ保護の全ては、相補形パスゲートデバイスの
寄生バイポーラ・トランジスタと保護リングによって与
えられる。適切な駆動は、オフチップ源によって大きな
パスゲートデバイスの低インピーダンスを介して与えら
れる。境界走査マルチプレキシング機能は、パスゲート
トランジスタをオフにし、かつ、境界走査テストラッチ
によって提供される小さいオンチップバッファを駆動す
ることにより与えられる。
【００１３】図１は、パスゲートマルチプレクサレシー
バ回路の略図である。好適実施例において、デバイス１
０と１２を含むパスゲート部分は、静電放電保護とオー
バシュートエネルギー吸収を与えるように大きく作ら
れ、且つオフチップ信号源からのハイパフォーマンスパ
スを与えるように比較的大きく作られる。パスゲートデ
バイスの寄生容量は、これらのデバイスがこれらデバイ
スによる容量よりずっと大きな容量を駆動するのに必要
なオフチップ源によって駆動されるので、重要ではな
い。パスゲートデバイスは、標準のラッチアップ防止手
法に従って設計され、又は、製造される。外部に接続さ
れるＰとＮ拡散は、あらゆるものから且つ互いに分離さ
れねばならない。チップパッドへ接続されたＮ拡散は、
Ｎ拡散に接触せずにそれを取り囲むＶｄｄへ接続された
Ｎウェルリングによって保護される。チップパッドへ接
続されたＰ拡散は、Ｐ拡散を取り囲むＶｄｄへ接続され
たＮ＋拡散リングによって保護される。Ｎ＋リングはＰ
拡散と同じＮウェルリング中になければならない。Ｐ拡
散もまたＮ拡散によって保護される。それと同時に、こ
れらの手法はまた保護リングを介してＶｄｄへ至るそし
て基板を介して大地へ至るバイポーラ・トランジスタを
提供する（図２参照）。これらバイポーラ・トランジス
タは、いずれかの極性の静電放電パルス用のクランプと
して且つ伝送路信号クランプとして動作する。
バ回路の略図である。好適実施例において、デバイス１
０と１２を含むパスゲート部分は、静電放電保護とオー
バシュートエネルギー吸収を与えるように大きく作ら
れ、且つオフチップ信号源からのハイパフォーマンスパ
スを与えるように比較的大きく作られる。パスゲートデ
バイスの寄生容量は、これらのデバイスがこれらデバイ
スによる容量よりずっと大きな容量を駆動するのに必要
なオフチップ源によって駆動されるので、重要ではな
い。パスゲートデバイスは、標準のラッチアップ防止手
法に従って設計され、又は、製造される。外部に接続さ
れるＰとＮ拡散は、あらゆるものから且つ互いに分離さ
れねばならない。チップパッドへ接続されたＮ拡散は、
Ｎ拡散に接触せずにそれを取り囲むＶｄｄへ接続された
Ｎウェルリングによって保護される。チップパッドへ接
続されたＰ拡散は、Ｐ拡散を取り囲むＶｄｄへ接続され
たＮ＋拡散リングによって保護される。Ｎ＋リングはＰ
拡散と同じＮウェルリング中になければならない。Ｐ拡
散もまたＮ拡散によって保護される。それと同時に、こ
れらの手法はまた保護リングを介してＶｄｄへ至るそし
て基板を介して大地へ至るバイポーラ・トランジスタを
提供する（図２参照）。これらバイポーラ・トランジス
タは、いずれかの極性の静電放電パルス用のクランプと
して且つ伝送路信号クランプとして動作する。
【００１４】本アプローチに対する主な欠点は、パスゲ
ートデバイスがオフにされる場合に、寄生バイポーラ・
トランジスタ効果によりオフチップ信号オーバーシュー
トがそのデバイスを通じて伝播されることである。大地
レベル以下のオーバーシュートは、ＮＰＮトランジスタ
をＮチャネルＦＥＴパスゲートデバイスを通して作動さ
せる。チップＶｄｄの上のオーバーシュートは、ＰＮＰ
トランジスタをＰチャネルＦＥＴパスゲートデバイスを
通して作動させる。好ましくない伝播は、マルチプレク
サ出力に論理エラーを生ずる。更に、アンダシュート中
に流れる電流は、レシーバによって駆動されるパスゲー
ト回路中にバイポーラ動作をさらに行わせる。これらの
問題は、設計の制限や補助的なクランプによって軽減さ
れる。この制限付きのアプローチは、チップ内部のテス
ト中にオフチップ信号を切替えたり、パスゲートレシー
バを機能モードマルチプレクサとして使用したり、パス
ゲートをパスゲートレシーバで駆動したりするのを禁止
する。補助的なクランプアプローチを以下に論じる。
ートデバイスがオフにされる場合に、寄生バイポーラ・
トランジスタ効果によりオフチップ信号オーバーシュー
トがそのデバイスを通じて伝播されることである。大地
レベル以下のオーバーシュートは、ＮＰＮトランジスタ
をＮチャネルＦＥＴパスゲートデバイスを通して作動さ
せる。チップＶｄｄの上のオーバーシュートは、ＰＮＰ
トランジスタをＰチャネルＦＥＴパスゲートデバイスを
通して作動させる。好ましくない伝播は、マルチプレク
サ出力に論理エラーを生ずる。更に、アンダシュート中
に流れる電流は、レシーバによって駆動されるパスゲー
ト回路中にバイポーラ動作をさらに行わせる。これらの
問題は、設計の制限や補助的なクランプによって軽減さ
れる。この制限付きのアプローチは、チップ内部のテス
ト中にオフチップ信号を切替えたり、パスゲートレシー
バを機能モードマルチプレクサとして使用したり、パス
ゲートをパスゲートレシーバで駆動したりするのを禁止
する。補助的なクランプアプローチを以下に論じる。
【００１５】図１に、入力信号は、それぞれパスゲート
デバイスゲート８と１３を含むパスゲートデバイス１０
と１２へのライン２６に与えられる。この実施例におい
て、デバイス１０はＰチャネルであり、また、デバイス
１２はＮチャネルデバイスである。選択信号は、ライン
２８に与えられ、このライン２８は、直接、デバイス１
０のゲート８へ接続されると共に、インバータ１４を介
してデバイス１２のゲート１３へ接続される。デバイス
１０と１２の出力は、ライン３２へ供される。テスト入
力はライン３０で与えられる。ライン３０の信号は、イ
ンバータ２０を介してデバイス１８と２２のゲートへ入
力され、これらゲートは、それぞれデバイス１８と２２
を介するＶｄｄ３１からライン３２への又は大地からラ
イン３２への通路のいずれかを供する。選択ライン２８
が作動する場合、選択ライン２８は、デバイス２４のゲ
ートへの入力とインバータ１４を介するデバイス１６へ
の入力を供し、ノード２１をＶｄｄ３１と大地から絶縁
する。
デバイスゲート８と１３を含むパスゲートデバイス１０
と１２へのライン２６に与えられる。この実施例におい
て、デバイス１０はＰチャネルであり、また、デバイス
１２はＮチャネルデバイスである。選択信号は、ライン
２８に与えられ、このライン２８は、直接、デバイス１
０のゲート８へ接続されると共に、インバータ１４を介
してデバイス１２のゲート１３へ接続される。デバイス
１０と１２の出力は、ライン３２へ供される。テスト入
力はライン３０で与えられる。ライン３０の信号は、イ
ンバータ２０を介してデバイス１８と２２のゲートへ入
力され、これらゲートは、それぞれデバイス１８と２２
を介するＶｄｄ３１からライン３２への又は大地からラ
イン３２への通路のいずれかを供する。選択ライン２８
が作動する場合、選択ライン２８は、デバイス２４のゲ
ートへの入力とインバータ１４を介するデバイス１６へ
の入力を供し、ノード２１をＶｄｄ３１と大地から絶縁
する。
【００１６】図２は、図１のパスゲートデバイス１０と
１２の断面図である。図２で、Ｐチャネルデバイス１０
は、それぞれ２つの領域６０と６３に亘って配置された
ゲート７８を含む。このＰチャネルデバイス１０は、保
護リング６１と６２によって取り囲まれる。Ｐチャネル
デバイス１０の、領域６１と６２を含む保護リング、及
びソースとドレイン６０と６３は、Ｎ領域７４中に配置
される。Ｎチャネルデバイス１２は、ソースとドレイン
領域５１と５２の上に配置されたゲート５０を含み、デ
バイスを構成する。Ｎチャネルデバイス１２は、保護リ
ング５４と５６によって取り囲まれる。もう１つの保護
リング６７は、Ｐチャネルデバイス１０の反対側に置か
れる。実際には、保護リング６７、５６及び５４は全
て、チップの上方から見て、“８”の字状の単一の保護
リングの同じ部分である。
１２の断面図である。図２で、Ｐチャネルデバイス１０
は、それぞれ２つの領域６０と６３に亘って配置された
ゲート７８を含む。このＰチャネルデバイス１０は、保
護リング６１と６２によって取り囲まれる。Ｐチャネル
デバイス１０の、領域６１と６２を含む保護リング、及
びソースとドレイン６０と６３は、Ｎ領域７４中に配置
される。Ｎチャネルデバイス１２は、ソースとドレイン
領域５１と５２の上に配置されたゲート５０を含み、デ
バイスを構成する。Ｎチャネルデバイス１２は、保護リ
ング５４と５６によって取り囲まれる。もう１つの保護
リング６７は、Ｐチャネルデバイス１０の反対側に置か
れる。実際には、保護リング６７、５６及び５４は全
て、チップの上方から見て、“８”の字状の単一の保護
リングの同じ部分である。
【００１７】Ｎチャネルデバイス１２用の保護リング５
４と５６と、Ｐチャネルデバイス１０用の保護リング６
１、６２、５６及び６７は、ラッチアップ保護を与え
る。Ｎチャネルデバイス１２の製造により、１２Ａと１
２Ｂとして図示された２個の寄生バイポーラ・トランジ
スタが作られる。寄生バイポーラ・トランジスタ１２Ｂ
は、エミッタ領域５２、コレクタ領域５１及びＰエピタ
キシー領域であるベース領域６６から成る。この寄生バ
イポーラ・トランジスタ１２Ｂは、Ｎチャネルデバイス
１２の製造により生ずる。もう１つの寄生バイポーラ・
トランジスタ１２Ａは、保護リング５６に対してエミッ
タ５２を配置することから生ずる。保護リング５６は、
コレクタとして動作し、また、Ｐエピタキシー領域は、
ベースを形成する。好適実施例において、Ｎ領域５２が
保護リング領域５６へ出来る限り接近して置かれる。こ
の寄生バイポーラ・トランジスタ１２Ａは、クランプを
与え、更に、重要な静電放電保護を与える。
４と５６と、Ｐチャネルデバイス１０用の保護リング６
１、６２、５６及び６７は、ラッチアップ保護を与え
る。Ｎチャネルデバイス１２の製造により、１２Ａと１
２Ｂとして図示された２個の寄生バイポーラ・トランジ
スタが作られる。寄生バイポーラ・トランジスタ１２Ｂ
は、エミッタ領域５２、コレクタ領域５１及びＰエピタ
キシー領域であるベース領域６６から成る。この寄生バ
イポーラ・トランジスタ１２Ｂは、Ｎチャネルデバイス
１２の製造により生ずる。もう１つの寄生バイポーラ・
トランジスタ１２Ａは、保護リング５６に対してエミッ
タ５２を配置することから生ずる。保護リング５６は、
コレクタとして動作し、また、Ｐエピタキシー領域は、
ベースを形成する。好適実施例において、Ｎ領域５２が
保護リング領域５６へ出来る限り接近して置かれる。こ
の寄生バイポーラ・トランジスタ１２Ａは、クランプを
与え、更に、重要な静電放電保護を与える。
【００１８】第２の好適実施例においては、パスゲート
回路は、入力クランプ回路を含む。この入力クランプ回
路は、２個のバイポーラ・トランジスタを備える。第２
のバイポーラ・トランジスタは、入力ラインへ接続され
たＮ領域、Ｐエピタキシー領域及びＶｄｄへのＮ領域リ
ターンの間にある。更に、入力ラインへ接続されたＮ領
域とＶｄｄへのＮ領域リターンは、第１のバイポーラ・
トランジスタの動作特性を最大にするよう非常に接近し
た位置に置かれる。第１のバイポーラ・トランジスタ
は、入力ラインへ接続されたＰ領域、Ｐ領域を取り囲む
Ｎウェル領域及びＰ基板領域又は第１のＰ領域の近傍の
もう１つのＰ領域の間に形成される。Ｐ基板領域は、接
地電位へ至る低抵抗接続を与えるように製造される。
回路は、入力クランプ回路を含む。この入力クランプ回
路は、２個のバイポーラ・トランジスタを備える。第２
のバイポーラ・トランジスタは、入力ラインへ接続され
たＮ領域、Ｐエピタキシー領域及びＶｄｄへのＮ領域リ
ターンの間にある。更に、入力ラインへ接続されたＮ領
域とＶｄｄへのＮ領域リターンは、第１のバイポーラ・
トランジスタの動作特性を最大にするよう非常に接近し
た位置に置かれる。第１のバイポーラ・トランジスタ
は、入力ラインへ接続されたＰ領域、Ｐ領域を取り囲む
Ｎウェル領域及びＰ基板領域又は第１のＰ領域の近傍の
もう１つのＰ領域の間に形成される。Ｐ基板領域は、接
地電位へ至る低抵抗接続を与えるように製造される。
【００１９】保護リングに接近したＮチャネルデバイス
の配置と、Ｐ基板６８と大地７０間の抵抗の減少が、こ
れら２つのデバイスのクランプと静電放電能力を高める
ことが理解できよう。従って、これらの機能、即ちクラ
ンプと静電放電保護を与える付加的なデバイスは必要と
されない。この結果、回路設計用の空間が節約される。
の配置と、Ｐ基板６８と大地７０間の抵抗の減少が、こ
れら２つのデバイスのクランプと静電放電能力を高める
ことが理解できよう。従って、これらの機能、即ちクラ
ンプと静電放電保護を与える付加的なデバイスは必要と
されない。この結果、回路設計用の空間が節約される。
【００２０】つまり、ＣＭＯＳ構造に固有のバイポーラ
・トランジスタの物理的設計は、ベース幅とベース接点
からの距離を最小にするよう最適化される。この組合せ
は、トランジスタゲインを最大にし、かつ、ベース抵抗
を最小にすることによりクランプとＥＳＤ作用を高め
る。
・トランジスタの物理的設計は、ベース幅とベース接点
からの距離を最小にするよう最適化される。この組合せ
は、トランジスタゲインを最大にし、かつ、ベース抵抗
を最小にすることによりクランプとＥＳＤ作用を高め
る。
【００２１】図２の実施例の１つの主な欠点は、回路が
オフにされた場合でさえ、寄生バイポーラ・トランジス
タ効果によりオフチップ信号オーバシュートがパスゲー
トデバイスを介して伝播されることである。大地レベル
以下のオーバシュートは、Ｎチャネルデバイス１２を通
して寄生バイポーラ・トランジスタ１０を作動させる。
チップ電圧Ｖｄｄより上のオーバシュートは、Ｐチャネ
ルデバイス１０を通して寄生バイポーラ・トランジスタ
１０Ｂを作動させる。この不当な伝播は、マルチプレク
サ回路の出力上に論理エラーを生じる。更に、オーバシ
ュート中に流れる電流は、レシーバによって駆動された
パスゲート回路内で異なるバイポーラ動作を促す。
オフにされた場合でさえ、寄生バイポーラ・トランジス
タ効果によりオフチップ信号オーバシュートがパスゲー
トデバイスを介して伝播されることである。大地レベル
以下のオーバシュートは、Ｎチャネルデバイス１２を通
して寄生バイポーラ・トランジスタ１０を作動させる。
チップ電圧Ｖｄｄより上のオーバシュートは、Ｐチャネ
ルデバイス１０を通して寄生バイポーラ・トランジスタ
１０Ｂを作動させる。この不当な伝播は、マルチプレク
サ回路の出力上に論理エラーを生じる。更に、オーバシ
ュート中に流れる電流は、レシーバによって駆動された
パスゲート回路内で異なるバイポーラ動作を促す。
【００２２】これらの問題は、図３に示された回路によ
って解決される。図３の回路は、付加的なクランプ回路
６が２個のパスゲートデバイス１０′と１２′への入力
として付加された他は、図１の回路と同一である。更
に、好適実施例において、設計の制限がなされる。この
設計制限アプローチは、チップ内部テスト間でオフチッ
プ信号を切り換えることと、機能モードマルチプレクサ
としてパスゲートレシーバを使用することを禁止するも
のである。補助的なクランプ６が図４に断面図で示され
る。図４に図示された構造により、前に論じたオーバシ
ュート伝播問題を避けるに充分に大きい電流分路を与え
るために、レシーバクランプトランジスタ１２Ａと１０
Ａと同様な付加的な寄生バイポーラ・トランジスタが製
造される。
って解決される。図３の回路は、付加的なクランプ回路
６が２個のパスゲートデバイス１０′と１２′への入力
として付加された他は、図１の回路と同一である。更
に、好適実施例において、設計の制限がなされる。この
設計制限アプローチは、チップ内部テスト間でオフチッ
プ信号を切り換えることと、機能モードマルチプレクサ
としてパスゲートレシーバを使用することを禁止するも
のである。補助的なクランプ６が図４に断面図で示され
る。図４に図示された構造により、前に論じたオーバシ
ュート伝播問題を避けるに充分に大きい電流分路を与え
るために、レシーバクランプトランジスタ１２Ａと１０
Ａと同様な付加的な寄生バイポーラ・トランジスタが製
造される。
【００２３】図４を参照するに、１つのトランジスタ１
２４は、Ｐエピタキシー領域１２２であるベース領域と
Ｎ領域１０２であるエミッタ領域、保護リングのＮ領域
１０４中のコレクタから成る。もう１つのトランジスタ
１２６は、示される通りＰ基板領域１２８中のコレクタ
と、エミッタＰ領域１０８へ連結されたＮ領域１１８で
あるベース領域から成る。Ｎ領域１０２が、取り囲む保
護リング１００と１０４と一緒に１つのクランプを形成
する。同様に、Ｐ領域１０８は、Ｎ領域１１８とエピタ
キシー１２２と共に１つのクランプを形成し、かつ、１
０６、１１０、１０４及び１１２として図示された１つ
の保護リングによって取り囲まれる。図２の通り、領域
１１２は、領域１００と１０４と同じ程包括的な同一の
保護リングの１部である。互いに反対極性のこれら２つ
のクランプをパスゲートデバイスの入力を通るクランプ
として与えることにより、オーバシュート伝播問題は、
回避される。
２４は、Ｐエピタキシー領域１２２であるベース領域と
Ｎ領域１０２であるエミッタ領域、保護リングのＮ領域
１０４中のコレクタから成る。もう１つのトランジスタ
１２６は、示される通りＰ基板領域１２８中のコレクタ
と、エミッタＰ領域１０８へ連結されたＮ領域１１８で
あるベース領域から成る。Ｎ領域１０２が、取り囲む保
護リング１００と１０４と一緒に１つのクランプを形成
する。同様に、Ｐ領域１０８は、Ｎ領域１１８とエピタ
キシー１２２と共に１つのクランプを形成し、かつ、１
０６、１１０、１０４及び１１２として図示された１つ
の保護リングによって取り囲まれる。図２の通り、領域
１１２は、領域１００と１０４と同じ程包括的な同一の
保護リングの１部である。互いに反対極性のこれら２つ
のクランプをパスゲートデバイスの入力を通るクランプ
として与えることにより、オーバシュート伝播問題は、
回避される。
【００２４】更に、好適実施例において、ライン２６上
のチップＩ／Ｏと第１クランプ間の配線抵抗は、それが
トランジスタ１２Ｂと１０Ｂであるか、図４の領域１０
２と１０８から成るクランプであるにかかわらず、伝送
路信号クランプと干渉しない程度に低く保たれねばなら
ない。
のチップＩ／Ｏと第１クランプ間の配線抵抗は、それが
トランジスタ１２Ｂと１０Ｂであるか、図４の領域１０
２と１０８から成るクランプであるにかかわらず、伝送
路信号クランプと干渉しない程度に低く保たれねばなら
ない。
【００２５】境界走査マルチプレキシングは、選択ライ
ン２８（図１）を“１”に設定することにより簡単に達
成される。ついでチップ入力２６は、チップ内部回路３
２から絶縁され、このチップ内部回路３２は、代わりに
境界テスト保持３０へ接続される。
ン２８（図１）を“１”に設定することにより簡単に達
成される。ついでチップ入力２６は、チップ内部回路３
２から絶縁され、このチップ内部回路３２は、代わりに
境界テスト保持３０へ接続される。
【００２６】オンチップ負荷用の適切な駆動は、ＦＥＴ
の１０と１２の全体幅を選択することにより得られる。
相当の余裕度が得られる。普通のオンチップ回路（約
０、９９チャネル長さのＣＭＯＳ用）の寸法の約１０倍
の寸法まで、ＥＳＤとオーバシュートエネルギーを吸収
するに充分な駆動と拡散バルクが与えられる。この寸法
でさえ、レシーバ領域は、全体のチップの１％まであ
る。オフチップネット上の寄生負荷もなお適度である。
の１０と１２の全体幅を選択することにより得られる。
相当の余裕度が得られる。普通のオンチップ回路（約
０、９９チャネル長さのＣＭＯＳ用）の寸法の約１０倍
の寸法まで、ＥＳＤとオーバシュートエネルギーを吸収
するに充分な駆動と拡散バルクが与えられる。この寸法
でさえ、レシーバ領域は、全体のチップの１％まであ
る。オフチップネット上の寄生負荷もなお適度である。
【００２７】拡散バルク用のＥＳＤ必要条件は、駆動条
件を満たすことにより満たされる。チップ入力２６（図
１）の金属と接点は、ＥＳＤサージに耐えるに充分な断
面と領域を有さなければならない。
件を満たすことにより満たされる。チップ入力２６（図
１）の金属と接点は、ＥＳＤサージに耐えるに充分な断
面と領域を有さなければならない。
【図１】本発明のパスゲートマルチプレクサレシーバ回
路の第１実施例の略図である。
路の第１実施例の略図である。
【図２】図１で図示されたパスゲートトランジスタの集
積回路部分の断面図である。
積回路部分の断面図である。
【図３】パスゲートトランジスタの前段に置かれたクラ
ンプ回路を含む本発明の第２実施例の略図である。
ンプ回路を含む本発明の第２実施例の略図である。
【図４】図３で図示されたクランプデバイスの構成を図
示する集積回路の断面図である。
示する集積回路の断面図である。
６ クランプ ８、８′ ゲート １０、１０′ Ｐチャネルデバイス １０Ａ，１０Ｂ トランジスタ １２、１２′ Ｎチャネルデバイス １２Ａ，１２Ｂ トランジスタ １３、１３′ ゲート １４、１４′ インバータ １６、１６′ デバイス １８、１８′ デバイス ２０、２０′ インバータ ２１、２１′ ノード ２２、２２′ デバイス ２４、２４′ デバイス ２６、２６′ ライン ２８、２８′ ライン ３０、３０′ ライン ３１、３１′ Ｖｄｄ ３２、３２′ ライン ５０ ゲート ５１ コレクタ領域 ５２ エミッタ領域 ５４ 保護リング ５６ 保護リング ６０ コレクタ領域 ６１ 保護リング ６２ 保護リング ６３ コレクタ領域 ６６ ベース領域 ６７ 保護リング ６８ コレクタ領域 ７０ 大地 ７４ ベース領域 ７８ ゲート １００ 保護リング １０２ エミッタ領域 １０４ 保護リング（コレクタ領域） １０６ 保護リング １０８ エミッタ領域 １１０ 保護リング １１２ Ｎ領域 １１８ Ｎ領域 １２２ ベース領域 １２４ トランジスタ １２６ トランジスタ １２８ コレクタ領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 27/04 Ｈ
Claims (11)
- 【請求項１】半導体基板上のパスゲートマルチプレクサ
レシーバ集積回路であって、 入力信号を出力ラインへ供給する互いに反対極性の第１
と第２の電界効果トランジスタを含むパスゲート手段
と、前記パスゲート手段の動作を制御する制御手段とよ
りなり、 前記第１の電界効果トランジスタはクランプ作用と静電
放電保護を与える第１のバイポーラ・トランジスタおよ
び前記第１の電界効果トランジスタに対する保護リング
領域を含み、前記第２の電界効果トランジスタはクラン
プ作用と静電放電保護を与える第２のバイポーラ・トラ
ンジスタおよび前記第２の電界効果トランジスタに対す
る保護リング領域を含むことを特徴とするパスゲートマ
ルチプレクサレシーバ集積回路。 - 【請求項２】前記出力ライン上に所定の電圧を与えるテ
スト手段をさらに含み、前記制御手段は前記パスゲート
手段と前記テスト手段の間で前記出力ラインを切り換え
る手段を含む請求項１のパスゲートマルチプレクサレシ
ーバ集積回路。 - 【請求項３】前記第２のバイポーラトランジスタの基板
領域は接地電位へ至る低抵抗接続を与える、請求項１の
パスゲートマルチプレクサレシーバ集積回路。 - 【請求項４】前記パスゲート手段はパスゲート手段の入
力へ接続されラッチアップ保護を与えるクランプ手段を
含む、請求項１のパスゲートマルチプレクサレシーバ集
積回路。 - 【請求項５】前記クランプ手段は第３と第４のバイポー
ラ・トランジスタよりなる、請求項４のパスゲートマル
チプレクサレシーバ集積回路。 - 【請求項６】前記第３および第４のバイポーラ・トラン
ジスタはそれぞれ保護リングを含む、請求項５のパスゲ
ートマルチプレクサレシーバ集積回路。 - 【請求項７】半導体基板上のパスゲートマルチプレクサ
レシーバ集積回路であって、 入力信号を出力ラインへ供給する第１のｐチャネル電界
効果トランジスタと第１のｎチャネル電界効果トランジ
スタを含むパスゲート手段と、前記第１のｐチャネルト
ランジスタのゲートへ接続され、かつ、インバータを介
して前記第１のｎチャネルトランジスタのゲートへ接続
された、前記パスゲート手段の動作を制御するための制
御手段とよりなり、 前記第１のｐチャネル電界効果トランジスタはクランプ
作用と静電放電保護を与える第１のパイポーラ・トラン
ジスタ及び前記第１のｐチャネル電界効果トランジスタ
に対する保護リング領域を含み、前記第１のｎチャネル
電界効果トランジスタはクランプ作用と静電放電保護を
与える第２のバイポーラ・トランジスタおよび前記第１
のｎチャネル電界効果トランジスタに対する保護リング
領域を含むことを特徴とする、パスゲートマルチプレク
サレシーバ集積回路。 - 【請求項８】前記出力ラインに所定の電圧を与えるテス
ト手段をさらに含み、前記テスト手段がテスト入力信号
を受信するためのテスト入力ラインを含み、前記テスト
入力ラインは第２のインバータを介して第２のｐチャネ
ル電界効果トランジスタのゲートへ接続され、かつ、第
２のｎチャネル電界効果トランジスタのゲートへ接続さ
れ、前記第２のｐチャネルと第２のｎチャネルトランジ
スタは前記出力ラインへ接続され、前記制御手段はパス
ゲート手段と前記テスト手段の間で前記出力ラインを切
り換える切り換え手段を含み、前記切り換え手段は前記
第１のインバータへ接続され、かつ、ある電位と前記第
２のｐチャネルトランジスタの間に接続されたゲートを
有する第３のｐチャネルトランジスタと、制御入力ライ
ンへ接続され、かつ、接地電位と前記第２のｎチャネル
トランジスタの間に接続されたゲートを有する第３のｎ
チャネルトランジスタを含む、請求項７のパスゲートマ
ルチプレクサレシーバ集積回路。 - 【請求項９】前記第２のバイポーラトランジスタの基板
領域は接地電位へ至る低抵抗接続を与える、請求項７の
パスゲートマルチプレクサレシーバ集積回路。 - 【請求項１０】前記パスゲート手段はラッチアップ保護
を与えるパスゲート手段の入力へ接続されたクランプ手
段を含む、請求項７のパスゲートマルチプレクサレシー
バ集積回路。 - 【請求項１１】前記クランプ手段は第３と第４のバイポ
ーラ・トランジスタよりなる、請求項１０のパスゲート
マルチプレクサレシーバ集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US471893 | 1990-01-29 | ||
| US07/471,893 US5036215A (en) | 1990-01-29 | 1990-01-29 | Pass gate multiplexer receiver circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04114465A JPH04114465A (ja) | 1992-04-15 |
| JPH0795563B2 true JPH0795563B2 (ja) | 1995-10-11 |
Family
ID=23873406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2411551A Expired - Lifetime JPH0795563B2 (ja) | 1990-01-29 | 1990-12-18 | パスゲートマルチプレクサレシーバ集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5036215A (ja) |
| EP (1) | EP0440331A2 (ja) |
| JP (1) | JPH0795563B2 (ja) |
Families Citing this family (15)
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| US5111069A (en) * | 1990-08-27 | 1992-05-05 | Dallas Semiconductor Corporation | Layout of integrated circuit with very large transistors |
| JP3375659B2 (ja) * | 1991-03-28 | 2003-02-10 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路の形成方法 |
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| US6362653B1 (en) | 2001-02-06 | 2002-03-26 | International Business Machines Corporation | High voltage tolerant receivers |
| KR100468787B1 (ko) * | 2003-05-02 | 2005-01-29 | 삼성전자주식회사 | 래치-업(Ｌａｔｃｈ-ｕｐ)에 의한 전류 흐름을 방지할 수있는 반도체 장치 |
| US8230281B2 (en) * | 2009-04-13 | 2012-07-24 | Altera Corporation | Techniques for boundary scan testing using transmitters and receivers |
| US8482029B2 (en) * | 2011-05-27 | 2013-07-09 | Infineon Technologies Austria Ag | Semiconductor device and integrated circuit including the semiconductor device |
| US11211342B1 (en) * | 2020-07-21 | 2021-12-28 | Taiwan Semiconductor Manufacturing Company Ltd. | Multiplexer cell and semiconductor device having camouflage design, and method for forming multiplexer cell |
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|---|---|---|---|---|
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| US4763020B1 (en) * | 1985-09-06 | 1997-07-08 | Ricoh Kk | Programmable logic device having plural programmable function cells |
| JPS62220879A (ja) * | 1986-03-22 | 1987-09-29 | Hitachi Ltd | 半導体装置 |
| US4710649A (en) * | 1986-04-11 | 1987-12-01 | Raytheon Company | Transmission-gate structured logic circuits |
| JP2679046B2 (ja) * | 1987-05-22 | 1997-11-19 | ソニー株式会社 | メモリ装置 |
| JPS63300529A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | 半導体集積回路 |
| US4755696A (en) * | 1987-06-25 | 1988-07-05 | Delco Electronics Corporation | CMOS binary threshold comparator |
| JPH0196573A (ja) * | 1987-10-08 | 1989-04-14 | Matsushita Electron Corp | 集積回路 |
| JPH01130554A (ja) * | 1987-11-17 | 1989-05-23 | Fujitsu Ltd | 静電保護回路 |
| JPH0671203B2 (ja) * | 1987-12-23 | 1994-09-07 | 株式会社東芝 | 論理回路 |
-
1990
- 1990-01-29 US US07/471,893 patent/US5036215A/en not_active Expired - Fee Related
- 1990-12-18 JP JP2411551A patent/JPH0795563B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-04 EP EP91300070A patent/EP0440331A2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0440331A2 (en) | 1991-08-07 |
| US5036215A (en) | 1991-07-30 |
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