JPH0795593B2 - 半導体スイッチング素子 - Google Patents
半導体スイッチング素子Info
- Publication number
- JPH0795593B2 JPH0795593B2 JP62249560A JP24956087A JPH0795593B2 JP H0795593 B2 JPH0795593 B2 JP H0795593B2 JP 62249560 A JP62249560 A JP 62249560A JP 24956087 A JP24956087 A JP 24956087A JP H0795593 B2 JPH0795593 B2 JP H0795593B2
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- JP
- Japan
- Prior art keywords
- anode
- region
- regions
- cathode
- gate
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、半導体スイッチング素子に関し、互いに同一
導電形であって不純物濃度の異なる２種類の半導体領域
をアノード電極上に交互に配設したアノード構造を備
え、不純物濃度の異なる２種類の半導体領域の配設間隔
をキャリアの拡散長の略２倍もしくはそれ以下としたこ
とにより、オン電圧を増加させずに高速スイッチングを
可能にしたものである。
導電形であって不純物濃度の異なる２種類の半導体領域
をアノード電極上に交互に配設したアノード構造を備
え、不純物濃度の異なる２種類の半導体領域の配設間隔
をキャリアの拡散長の略２倍もしくはそれ以下としたこ
とにより、オン電圧を増加させずに高速スイッチングを
可能にしたものである。
〔産業上の利用分野〕 本発明は、例えばSI（静電誘導）サイリスタ、GTO等の
各種サイリスタを初めとする半導体スイッチング素子に
係り、特にはそのアノード構造の改良に関する。
各種サイリスタを初めとする半導体スイッチング素子に
係り、特にはそのアノード構造の改良に関する。
従来のSIサイリスタの概略断面構成を第９図に示す。同
図のSIサイリスタ、n-形半導体層からなるベース層１に
p+形半導体層からなるゲート２を埋込み、その上にn-エ
ピタキシャル層及びn+形半導体層からなるカソード３を
形成した、いわゆる埋込みゲート構造を有している。な
お、ゲート２はその一部のみを図示したが、上記埋込み
ゲート構造においては、その図示された互いに隣り合う
２つの領域（p+領域）間にも多数のp+領域が図の表面と
平行に互いに所定間隔で埋込まれており、それらp+領域
に挟まれたn-領域にチャネル（破線で示される部分）が
形成される。また、ゲート２にはコンタクト用の凹部４
を介してゲート電極が形成されると共に、カソード３上
にはカソード電極６が形成されている。一方、ベース層
１の反対側の面には、その全面に亘って均一にp+形半導
体層からなるアノード７が形成され、更にその上からア
ノード電極８が形成されている。
図のSIサイリスタ、n-形半導体層からなるベース層１に
p+形半導体層からなるゲート２を埋込み、その上にn-エ
ピタキシャル層及びn+形半導体層からなるカソード３を
形成した、いわゆる埋込みゲート構造を有している。な
お、ゲート２はその一部のみを図示したが、上記埋込み
ゲート構造においては、その図示された互いに隣り合う
２つの領域（p+領域）間にも多数のp+領域が図の表面と
平行に互いに所定間隔で埋込まれており、それらp+領域
に挟まれたn-領域にチャネル（破線で示される部分）が
形成される。また、ゲート２にはコンタクト用の凹部４
を介してゲート電極が形成されると共に、カソード３上
にはカソード電極６が形成されている。一方、ベース層
１の反対側の面には、その全面に亘って均一にp+形半導
体層からなるアノード７が形成され、更にその上からア
ノード電極８が形成されている。
また、上述した全面p+領域のアノード構造の代りにアノ
ードショート構造を取入れた従来のSIサイリスタの概略
断面構成を第10図に示す。同図のアノードショート構造
は、p+形半導体層からなるアノード領域９とｎ形半導体
層からなるアノードショート領域10とを、アノード電極
８上に交互に配設した構成である。このようなアノード
ショート構造におていは、電子に対するポテンシャルが
アノード領域（p+領域）９よりもアノードショート領域
（ｎ領域）10で低くなる。そのため、ターンオフ時、ベ
ース層１内をカソード側からアノード側に流れて来た電
子は、アノードショート領域10を介しアノード電極８に
流れ込むことができる。よって、第９図に示したような
全面p+領域のアノード構造を持つものと比較して、ター
ンオフ時間を大きく短縮することができる。
ードショート構造を取入れた従来のSIサイリスタの概略
断面構成を第10図に示す。同図のアノードショート構造
は、p+形半導体層からなるアノード領域９とｎ形半導体
層からなるアノードショート領域10とを、アノード電極
８上に交互に配設した構成である。このようなアノード
ショート構造におていは、電子に対するポテンシャルが
アノード領域（p+領域）９よりもアノードショート領域
（ｎ領域）10で低くなる。そのため、ターンオフ時、ベ
ース層１内をカソード側からアノード側に流れて来た電
子は、アノードショート領域10を介しアノード電極８に
流れ込むことができる。よって、第９図に示したような
全面p+領域のアノード構造を持つものと比較して、ター
ンオフ時間を大きく短縮することができる。
第９図に示した全面p+領域のアノード構造を持つもの
は、オン状態においてアノード７の全面からホールが注
入されるため、ホールの注入効率が高く、よってオン電
圧が低いという利点がある。しかしその半面、全面がp+
領域であるアノード７はそのどの位置においても電子に
対するポテンシャルが高いため、ターンオフ時に電子が
アノード７の前面に蓄積されやすく、よってターンオフ
時間が長くなる（すなわちスイッチング速度が遅い）と
いう問題点がある。
は、オン状態においてアノード７の全面からホールが注
入されるため、ホールの注入効率が高く、よってオン電
圧が低いという利点がある。しかしその半面、全面がp+
領域であるアノード７はそのどの位置においても電子に
対するポテンシャルが高いため、ターンオフ時に電子が
アノード７の前面に蓄積されやすく、よってターンオフ
時間が長くなる（すなわちスイッチング速度が遅い）と
いう問題点がある。
一方、第10図に示したようなアノードショート構造を持
つものでは、上述したようにターンオフ時間が短く高速
スイッチングが可能であるという利点はあるが、アノー
ドショート領域10が存在するためにアノード有効面積が
減少し、このことによりオン状態でのホールの注入が抑
制され、よってオン電圧が増加してしまうという問題点
がある。
つものでは、上述したようにターンオフ時間が短く高速
スイッチングが可能であるという利点はあるが、アノー
ドショート領域10が存在するためにアノード有効面積が
減少し、このことによりオン状態でのホールの注入が抑
制され、よってオン電圧が増加してしまうという問題点
がある。
これらの問題点はSIサイリスタに限らず、同様なアノー
ド構造を持つ各種の半導体スイッチング素子についても
生じている。
ド構造を持つ各種の半導体スイッチング素子についても
生じている。
本発明は、上記問題点に鑑み、オン電圧を増加させるこ
となく高速スイッチングを可能にする半導体スイッチン
グ素子を提供することを目的とする。
となく高速スイッチングを可能にする半導体スイッチン
グ素子を提供することを目的とする。
本発明の半導体スイッチング素子は、高不純物濃度の半
導体領域（例えばp+領域）である第１のアノード領域
と、該第１のアノード領域と同一の導電形であって、該
第１のアノード領域よりも低不純物濃度の半導体領域
（例えばｐもしくはp-領域）である第２のアノード領域
とを、アノード電極上に交互に配設し、第１もしくは第
２のアノード領域の配設される間隔がキャリアの拡散長
の略２倍もしくはそれ以下とすることによってアノード
構造を構成したものである。
導体領域（例えばp+領域）である第１のアノード領域
と、該第１のアノード領域と同一の導電形であって、該
第１のアノード領域よりも低不純物濃度の半導体領域
（例えばｐもしくはp-領域）である第２のアノード領域
とを、アノード電極上に交互に配設し、第１もしくは第
２のアノード領域の配設される間隔がキャリアの拡散長
の略２倍もしくはそれ以下とすることによってアノード
構造を構成したものである。
上記不純物濃度の違いにより、第２のアノード領域は第
１のアノード領域よりもキャリア（電子）に対するポテ
ンシャルが低くなる。また、第１もしくは第２のアノー
ド領域の配設される間隔がキャリアの拡散長の略２倍も
しくはそれ以下としたことにより、第１のアノード領域
の幅が非常に狭くなっている。そのため、ターンオフ時
には、カソード側から流れてきたキャリア（電子）が第
１のアノード領域の前面に蓄積されることなく、第２の
アノード領域を介して素早くアノード電極へ引抜かれ
る。即ちターンオフ時間が短く、高速スイッチングが可
能になる。
１のアノード領域よりもキャリア（電子）に対するポテ
ンシャルが低くなる。また、第１もしくは第２のアノー
ド領域の配設される間隔がキャリアの拡散長の略２倍も
しくはそれ以下としたことにより、第１のアノード領域
の幅が非常に狭くなっている。そのため、ターンオフ時
には、カソード側から流れてきたキャリア（電子）が第
１のアノード領域の前面に蓄積されることなく、第２の
アノード領域を介して素早くアノード電極へ引抜かれ
る。即ちターンオフ時間が短く、高速スイッチングが可
能になる。
また、第１および第２のアノード領域は、いずれもキャ
リア（ホール）の注入を妨げない同一の導電形（例えば
ｐ形）である。このことから、オン状態において、これ
ら第１、第２のアノード領域の全面からキャリア（ホー
ル）が注入されるため、その注入効率が高く、よってオ
ン電圧が増加することもない。
リア（ホール）の注入を妨げない同一の導電形（例えば
ｐ形）である。このことから、オン状態において、これ
ら第１、第２のアノード領域の全面からキャリア（ホー
ル）が注入されるため、その注入効率が高く、よってオ
ン電圧が増加することもない。
以下、本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例であるプレーナ型SIサイリス
タの要部構成を示す断面斜視図であり、第２図はそれを
模式的に示す断面図である。
タの要部構成を示す断面斜視図であり、第２図はそれを
模式的に示す断面図である。
同図に示したSIサイリスタは、第９図および第10図に示
したものと同様な埋込みゲート構造を有し、すなわちn-
型半導体層からなるベース層１にp+型半導体層からなる
ゲート２を埋込み、その上にn+形半導体層からなるカソ
ード３を形成した構造を有している。この構造によれ
ば、ゲート２における第２図に現れた互いに隣り合う２
つのp+領域間にも、やはり同様にp+の埋込みゲートが複
数形成され、その間にチャネル2aができる。また、ゲー
ト２にはコンタクト用の凹部４を介してゲート電極５を
形成すると共に、カソード３上にはカソード電極６を形
成する。
したものと同様な埋込みゲート構造を有し、すなわちn-
型半導体層からなるベース層１にp+型半導体層からなる
ゲート２を埋込み、その上にn+形半導体層からなるカソ
ード３を形成した構造を有している。この構造によれ
ば、ゲート２における第２図に現れた互いに隣り合う２
つのp+領域間にも、やはり同様にp+の埋込みゲートが複
数形成され、その間にチャネル2aができる。また、ゲー
ト２にはコンタクト用の凹部４を介してゲート電極５を
形成すると共に、カソード３上にはカソード電極６を形
成する。
一方、ベース層１の反対側の面には本実施例の特徴とす
るアノード構造を有している。このアノード構造は、p+
形半導体領域からなる第１のアノード領域11と、p-形半
導体領域からなる第２のアノード領域12とを、アノード
電極８上に交互に配設したものである。ここでは、第１
のアノード領域11（もしくは第２のアノード領域12）の
配設される間隔ｄをキャリアの拡散長Ｌ Ｄはキャリアの拡散係数、τはキャリアのライフタイ
ム）の略２倍もしくはそれ以下（例えばｄ＝33〜38μｍ
2L）にしてある。それと共に、第２のアノード領域12
の厚さh2を第１のアノード領域11の厚さh1よりも薄く
（例えばh1＝15μｍに対し、h2＝３〜５μｍ程度）形成
してある。また、第１、第２のアノード領域11、12の不
純物濃度はそれぞれ１×1018/cm3以上、１×1012〜1016
/cm3程度とする。
るアノード構造を有している。このアノード構造は、p+
形半導体領域からなる第１のアノード領域11と、p-形半
導体領域からなる第２のアノード領域12とを、アノード
電極８上に交互に配設したものである。ここでは、第１
のアノード領域11（もしくは第２のアノード領域12）の
配設される間隔ｄをキャリアの拡散長Ｌ Ｄはキャリアの拡散係数、τはキャリアのライフタイ
ム）の略２倍もしくはそれ以下（例えばｄ＝33〜38μｍ
2L）にしてある。それと共に、第２のアノード領域12
の厚さh2を第１のアノード領域11の厚さh1よりも薄く
（例えばh1＝15μｍに対し、h2＝３〜５μｍ程度）形成
してある。また、第１、第２のアノード領域11、12の不
純物濃度はそれぞれ１×1018/cm3以上、１×1012〜1016
/cm3程度とする。
次に、上記構成からなるSIサイリスタの製造工程を第３
図（ａ）〜（ｇ）に基づき説明する。ただしここでは、
上述したゲート（埋込みゲート）２と第１、第２のアノ
ード領域11、12とを互いに平行な方向に長く延びるよう
に形成するものとする。
図（ａ）〜（ｇ）に基づき説明する。ただしここでは、
上述したゲート（埋込みゲート）２と第１、第２のアノ
ード領域11、12とを互いに平行な方向に長く延びるよう
に形成するものとする。
まず同図（ａ）に示すように、ベース層となるSi等のn-
基板20の上下面から、マスクを介してホウ素（Ｂ）等の
不純物を拡散させることにより、ゲートとるP+領域21を
形成すると共に、第１、第２のアノード領域となるp+領
域22、p-領域23を交互に分布するように形成する。
基板20の上下面から、マスクを介してホウ素（Ｂ）等の
不純物を拡散させることにより、ゲートとるP+領域21を
形成すると共に、第１、第２のアノード領域となるp+領
域22、p-領域23を交互に分布するように形成する。
この際、p+領域22もしくはp-領域23の互いに隣り合った
同志の間隔ｄがキャリアの拡散長Ｌの略２倍もしくはそ
れ以下となるように、例えばｄ＝33〜38μｍ程度に設定
する。また、p+領域22よりもp-領域23を浅く拡散させ、
例えばh1＝15μｍに対し、h2＝３〜５μｍ程度とする。
更に、p+領域22の不純物濃度を例えば１×1018/cm3以上
とし、p-領域23の不純物濃度を例えば１×1012〜1016/c
m3程度とする。続いて、第３図（ｂ）に示すように、p+
領域21の形成されたn-基板20上に、n-基板20と同じn-−
Si等にをエピタキシャル成長させて、n-層24を形成す
る。更に第３図（ｃ）に示すように、n-層24の上面から
均一にリン（Ｐ）等の不純物を拡散させることにより、
カソードとなるn+領域25を形成する。
同志の間隔ｄがキャリアの拡散長Ｌの略２倍もしくはそ
れ以下となるように、例えばｄ＝33〜38μｍ程度に設定
する。また、p+領域22よりもp-領域23を浅く拡散させ、
例えばh1＝15μｍに対し、h2＝３〜５μｍ程度とする。
更に、p+領域22の不純物濃度を例えば１×1018/cm3以上
とし、p-領域23の不純物濃度を例えば１×1012〜1016/c
m3程度とする。続いて、第３図（ｂ）に示すように、p+
領域21の形成されたn-基板20上に、n-基板20と同じn-−
Si等にをエピタキシャル成長させて、n-層24を形成す
る。更に第３図（ｃ）に示すように、n-層24の上面から
均一にリン（Ｐ）等の不純物を拡散させることにより、
カソードとなるn+領域25を形成する。
その後、第３図（ｄ）に示すようにn+領域25およびn-層
24をを選択的にエッチングすることにより、ゲートとな
るp+領域21の周辺領域上にコンタクト用の凹部４を形成
する。続いて第３図（ｅ）に示すように、凹部４内に露
出したp+領域21の表面部に対し、オーミックコンタクト
を得るためにホウ素（Ｂ）等の不純物を更に拡散する
（斜線部）。その後、p+領域21、n+領域25、並びにp+領
域22およびp-領域23に対し、第３図（ｆ）のようにAl等
からなるゲート電極５、カソード電極６、アノード電極
８を蒸着もしくはスパッタ等を利用して形成する。この
ようにして得られたn-基板20、p+領域21、n+領域、25、
p+領域22、p-領域23は、それぞれ、第１図および第２図
に示したベース層１、ゲート２、カソード３、第１のア
ノード領域11、第２のアノード領域12に対応する。そし
て最後に、第３図（ｇ）に示すように、電極５および６
上のボンディングパッド領域を残して、表面部をSiO2等
からなるパッシベーション膜26で被覆する。
24をを選択的にエッチングすることにより、ゲートとな
るp+領域21の周辺領域上にコンタクト用の凹部４を形成
する。続いて第３図（ｅ）に示すように、凹部４内に露
出したp+領域21の表面部に対し、オーミックコンタクト
を得るためにホウ素（Ｂ）等の不純物を更に拡散する
（斜線部）。その後、p+領域21、n+領域25、並びにp+領
域22およびp-領域23に対し、第３図（ｆ）のようにAl等
からなるゲート電極５、カソード電極６、アノード電極
８を蒸着もしくはスパッタ等を利用して形成する。この
ようにして得られたn-基板20、p+領域21、n+領域、25、
p+領域22、p-領域23は、それぞれ、第１図および第２図
に示したベース層１、ゲート２、カソード３、第１のア
ノード領域11、第２のアノード領域12に対応する。そし
て最後に、第３図（ｇ）に示すように、電極５および６
上のボンディングパッド領域を残して、表面部をSiO2等
からなるパッシベーション膜26で被覆する。
なお、第３図（ａ）に示したp+領域22およびp-領域23の
拡散工程をそれぞれ別工程としてもよく、また拡散の代
りにイオン注入を利用してもよい。
拡散工程をそれぞれ別工程としてもよく、また拡散の代
りにイオン注入を利用してもよい。
次に、本実施例のSIサイリスタの主要な動作、特にアノ
ード構造に係るターンオフ時の作用について、第２図を
参照して以下に説明する。
ード構造に係るターンオフ時の作用について、第２図を
参照して以下に説明する。
第２図中のアノード構造では、第４図に示すよう、p-領
域である第２のアノード領域12はp+領域である第１のア
ノード領域11よりも電子に対するポテンシャルが低く、
よって電子がたまりやすい。しかも、アノード領域11も
しくは12の間隔ｄを電子拡散長Ｌの略２倍もしくはそれ
以下としたことにより、第１のアノード領域11の幅が非
常に狭くなっている。これらのことから、ターンオフ時
には、カソード３側からチャネルを介して流れてきた電
子のほとんどは第１のアノード領域11に達することな
く、ほぼそのままの速度で第２のアノード領域12に到達
する。更に、第２のアノード領域12はポテンシャルが低
いばかりでなく、厚さも薄いため、ここに到達した電子
は大変素早くアノード電極８に引抜かれる。このように
本実施例では、ターンオフ時に、電子がアノード前面に
蓄積されることなく素早く引抜かれるため、全面p+領域
のアノード構造を持つもの（第９図参照）と比較してタ
ーンオフ時間が著しく短縮され、すなわち高速スイッチ
ングが可能になる。
域である第２のアノード領域12はp+領域である第１のア
ノード領域11よりも電子に対するポテンシャルが低く、
よって電子がたまりやすい。しかも、アノード領域11も
しくは12の間隔ｄを電子拡散長Ｌの略２倍もしくはそれ
以下としたことにより、第１のアノード領域11の幅が非
常に狭くなっている。これらのことから、ターンオフ時
には、カソード３側からチャネルを介して流れてきた電
子のほとんどは第１のアノード領域11に達することな
く、ほぼそのままの速度で第２のアノード領域12に到達
する。更に、第２のアノード領域12はポテンシャルが低
いばかりでなく、厚さも薄いため、ここに到達した電子
は大変素早くアノード電極８に引抜かれる。このように
本実施例では、ターンオフ時に、電子がアノード前面に
蓄積されることなく素早く引抜かれるため、全面p+領域
のアノード構造を持つもの（第９図参照）と比較してタ
ーンオフ時間が著しく短縮され、すなわち高速スイッチ
ングが可能になる。
また、第１および第２のアノード領域11、12はいずれも
ｐ形（p+、p-）であるため、オン状態にはこれらの全面
から効率良くホールが注入され、アノードの有効面積を
減少させることはない。このため本実施例では、アノー
ドショート構造を持つもの（第10図参照）に見られたよ
うなオン電圧の増加は生じない。従って、本実施例によ
れば、オン電圧を増加させることなく、高速スイッチン
グが可能となる。
ｐ形（p+、p-）であるため、オン状態にはこれらの全面
から効率良くホールが注入され、アノードの有効面積を
減少させることはない。このため本実施例では、アノー
ドショート構造を持つもの（第10図参照）に見られたよ
うなオン電圧の増加は生じない。従って、本実施例によ
れば、オン電圧を増加させることなく、高速スイッチン
グが可能となる。
なお、第２図に示したアノード構造の代りに、第５図に
示すアノード構造を取入れてもよい。これは、p+領域の
周囲をp-領域で覆った構成であり、このp+領域を第１の
アノード領域31とし、その間のp-領域を第２のアノード
領域32としたものである。なお、第２図に示したものと
同様に、アノード領域31もしくは32の間隔をｄ2Lと
し、それらの厚さもh1＞h2としている。このようなアノ
ード構造は、例えば第３図（ａ）に示した拡散工程にお
いて、上記第２のアノード領域32の領域だけを覆うよう
にマスクを配置した後、第１のアノード領域31の形成領
域にp+拡散を行い、第２のアノード領域32の形成領域に
は上記p+拡散に伴う横方向への拡散を利用して各P+領域
をp-領域でつなぐように形成することによって得ること
ができる。このようにアノード構造を構成しても、上記
実施例と同様に、オン電圧を増加させることなく高速ス
イッチングが可能になる。
示すアノード構造を取入れてもよい。これは、p+領域の
周囲をp-領域で覆った構成であり、このp+領域を第１の
アノード領域31とし、その間のp-領域を第２のアノード
領域32としたものである。なお、第２図に示したものと
同様に、アノード領域31もしくは32の間隔をｄ2Lと
し、それらの厚さもh1＞h2としている。このようなアノ
ード構造は、例えば第３図（ａ）に示した拡散工程にお
いて、上記第２のアノード領域32の領域だけを覆うよう
にマスクを配置した後、第１のアノード領域31の形成領
域にp+拡散を行い、第２のアノード領域32の形成領域に
は上記p+拡散に伴う横方向への拡散を利用して各P+領域
をp-領域でつなぐように形成することによって得ること
ができる。このようにアノード構造を構成しても、上記
実施例と同様に、オン電圧を増加させることなく高速ス
イッチングが可能になる。
また、本発明はSIサイリスタに限らず、 GTO（Gate Turn−Off Thyrister）,IGBT（Insulated Ga
te Bipolar Transistor:商品名）、GATT（Gate Associa
ted Turn−Off Thyristor:商品名）、あるいは一般のサ
イリスタ等、アノード構造を有する各種のスイッチング
素子に適用できる。例えば、上記第２図、第５図に示し
たアノード構造を、npnp構成の一般のGTOに適用した例
をそれぞれ第６図、第７図に示す。具体的には、ベース
層（n-層）40、ゲート（ｐ層）41、カソード（n+領域）
42、ゲート電極43、カソード電極44、アノード電極45等
から構成されるGTOのアノード側に、第１のアノード領
域（p+領域）46、48および第２のアノード領域（p-領
域）47、49をｄ2L、h1＞h2となるように交互に配設し
てなるアノード構造を形成したものである。このように
構成したGTOにおいても、前述と同様な作用により、オ
ン電圧を増加させることなく、スイッチング速度の高速
化が可能になる。
te Bipolar Transistor:商品名）、GATT（Gate Associa
ted Turn−Off Thyristor:商品名）、あるいは一般のサ
イリスタ等、アノード構造を有する各種のスイッチング
素子に適用できる。例えば、上記第２図、第５図に示し
たアノード構造を、npnp構成の一般のGTOに適用した例
をそれぞれ第６図、第７図に示す。具体的には、ベース
層（n-層）40、ゲート（ｐ層）41、カソード（n+領域）
42、ゲート電極43、カソード電極44、アノード電極45等
から構成されるGTOのアノード側に、第１のアノード領
域（p+領域）46、48および第２のアノード領域（p-領
域）47、49をｄ2L、h1＞h2となるように交互に配設し
てなるアノード構造を形成したものである。このように
構成したGTOにおいても、前述と同様な作用により、オ
ン電圧を増加させることなく、スイッチング速度の高速
化が可能になる。
また本発明では、第１もしくは第２のアノード領域の間
隔ｄおよび第１、第２のアノード領域の厚さh1、h2につ
いては特に限定されることはないが、上記各実施例で示
したようにｄ2Lおよびh1＞h2とすることにより、一段
と高速化されたスイッチングが可能になる。更に、第２
のアノード領域をｐ領域とすることも本発明の範囲内で
はあるが、上記実施例のように低寧度のp-領域とした方
が、電子に対するポテンシャルが一層低くなることか
ら、一段と高速のスイッチングが可能になる。
隔ｄおよび第１、第２のアノード領域の厚さh1、h2につ
いては特に限定されることはないが、上記各実施例で示
したようにｄ2Lおよびh1＞h2とすることにより、一段
と高速化されたスイッチングが可能になる。更に、第２
のアノード領域をｐ領域とすることも本発明の範囲内で
はあるが、上記実施例のように低寧度のp-領域とした方
が、電子に対するポテンシャルが一層低くなることか
ら、一段と高速のスイッチングが可能になる。
更に、第２図および第５図に示した実施例では第１、第
２のアノード領域の形成方向（図の表面に対し垂直な方
向）を埋込みゲートの形成方向（図の表面に対し平行な
方向）に対し垂直方向となるようにしたが、第３図のよ
うに互いに平行となるように形成してもよい。
２のアノード領域の形成方向（図の表面に対し垂直な方
向）を埋込みゲートの形成方向（図の表面に対し平行な
方向）に対し垂直方向となるようにしたが、第３図のよ
うに互いに平行となるように形成してもよい。
また、特にSIサイリスタにおいては、カソード領域の下
方位置にのみ第１および第２のアノード領域を交互に配
設し、それ以外の位置には第１のアノード領域のみを均
一に配置してもよい。更には、第２のアノード領域をゲ
ート間のチャネルの下方位置にのみ設けてもよい。ター
ンオフ時には、カソード側からチャネルを介してほぼ真
下に電子が流れていることを考えれば、このような構成
にしても電子を引抜き作用に変わりはなく、同様な効果
が得られる。
方位置にのみ第１および第２のアノード領域を交互に配
設し、それ以外の位置には第１のアノード領域のみを均
一に配置してもよい。更には、第２のアノード領域をゲ
ート間のチャネルの下方位置にのみ設けてもよい。ター
ンオフ時には、カソード側からチャネルを介してほぼ真
下に電子が流れていることを考えれば、このような構成
にしても電子を引抜き作用に変わりはなく、同様な効果
が得られる。
また、上記各実施例では第10図に示したようなアノード
ショート領域10を持たないため、第１、第２のアノード
領域からベース層にかけて形成されるpi（ｎ）接合によ
り、逆方向耐圧を得ることができる。更に、例えば第８
図に示すようにアノードの周辺部にp+領域のガードリン
グ50もしくはFLR（Field Limiting Ring）を形成すると
共に、その端面をθ＝30゜〜60゜程度の正ベベル構造と
することにより、一段と大きな逆方向耐圧を得ることが
できる。なお、第８図に示した例は第２図もしくは第６
図のアノード構造に適用した例であるが、第５図もしく
は第７図のアノード構造にも同様に適用できる。したが
って、このような構成のスイッチング素子は電流型イン
バータとして使用できる他、交流ラインで使用すること
もできる。
ショート領域10を持たないため、第１、第２のアノード
領域からベース層にかけて形成されるpi（ｎ）接合によ
り、逆方向耐圧を得ることができる。更に、例えば第８
図に示すようにアノードの周辺部にp+領域のガードリン
グ50もしくはFLR（Field Limiting Ring）を形成すると
共に、その端面をθ＝30゜〜60゜程度の正ベベル構造と
することにより、一段と大きな逆方向耐圧を得ることが
できる。なお、第８図に示した例は第２図もしくは第６
図のアノード構造に適用した例であるが、第５図もしく
は第７図のアノード構造にも同様に適用できる。したが
って、このような構成のスイッチング素子は電流型イン
バータとして使用できる他、交流ラインで使用すること
もできる。
なお、ｎおよびｐのいずれのチャネルを持つ半導体スイ
ッチング素子に対しても本発明を適用しうるのは、もち
ろんのことである。
ッチング素子に対しても本発明を適用しうるのは、もち
ろんのことである。
以上説明したように、本発明によれば、ターンオフ時に
カソード側から流れてきたキャリア（電子）を素早くア
ノドー電極に引抜くことができるため、例えば全面p+領
域のアノード構造を持つものと比べてより高速のスイッ
チングが可能になり、しかも、オン状態においてアノー
ド領域の全面からキャリア（ホール）の注入が行われる
ため、アノードショート構造を持つものに見られたよう
なオン電圧の増加が起こるようなことはない。更に、ア
ノードショート領域を持たないことにより、逆方向耐圧
がとれるという利点もある。
カソード側から流れてきたキャリア（電子）を素早くア
ノドー電極に引抜くことができるため、例えば全面p+領
域のアノード構造を持つものと比べてより高速のスイッ
チングが可能になり、しかも、オン状態においてアノー
ド領域の全面からキャリア（ホール）の注入が行われる
ため、アノードショート構造を持つものに見られたよう
なオン電圧の増加が起こるようなことはない。更に、ア
ノードショート領域を持たないことにより、逆方向耐圧
がとれるという利点もある。
第１図は本発明の一実施例（SIサイリスタの場合）の要
部構成を示す断面斜視図、 第２図は同実施例の概略構成を示す模式断面図、 第３図（ａ）〜（ｇ）は同実施例のSIサイリスタの製造
工程図、 第４図は同実施例に係るアノード構造における電子に対
するポテンシャル分布を示す模式図、 第５図〜第７図はそれぞれ本発明の他の実施例（第５図
はSIサイリスタの場合、第６図および第７図はGTOの場
合）の概略構成を示す模式断面図、 第８図は大きな逆方向耐圧を得るためのアノード側の構
成例を示す模式断面図、 第９図および第10図は従来のSIサイリスタ（第９図は全
面p+領域のアノード構造、第10図はアノードショート構
造）の概略構成を示す模式断面図である。 11、31、46、48……第１のアノード領域、 12、32、47、49……第２のアノード領域、 ８、45……アノード電極。
部構成を示す断面斜視図、 第２図は同実施例の概略構成を示す模式断面図、 第３図（ａ）〜（ｇ）は同実施例のSIサイリスタの製造
工程図、 第４図は同実施例に係るアノード構造における電子に対
するポテンシャル分布を示す模式図、 第５図〜第７図はそれぞれ本発明の他の実施例（第５図
はSIサイリスタの場合、第６図および第７図はGTOの場
合）の概略構成を示す模式断面図、 第８図は大きな逆方向耐圧を得るためのアノード側の構
成例を示す模式断面図、 第９図および第10図は従来のSIサイリスタ（第９図は全
面p+領域のアノード構造、第10図はアノードショート構
造）の概略構成を示す模式断面図である。 11、31、46、48……第１のアノード領域、 12、32、47、49……第２のアノード領域、 ８、45……アノード電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西澤 潤一 宮城県仙台市川内（番地なし） 財団法人 半導体研究振興会内 (72)発明者 玉蟲 尚茂 宮城県仙台市川内（番地なし） 財団法人 半導体研究振興会内 (56)参考文献 特開 昭60−189260（ＪＰ，Ａ) 特開 昭60−189261（ＪＰ，Ａ) 特開 昭62−243363（ＪＰ，Ａ)
Claims (4)
- 【請求項１】高不純物濃度の半導体領域である第１のア
ノード領域と、該第１のアノード領域と同一の導電形で
あって該第１のアノード領域よりも低不純物濃度の半導
体領域である第２のアノード領域とをアノード電極上に
交互に配設してなるアノード構造を有し、前記第１もし
くは第２のアノード領域の配設される間隔がキャリアの
拡散長の略２倍もしくはそれ以下である半導体スイッチ
ング素子。 - 【請求項２】前記第２のアノード領域の厚さが前記第１
のアノード領域の厚さよりも薄い特許請求の範囲第１項
記載のスイッチング素子。 - 【請求項３】前記アノード構造をカソード領域の下方に
のみ設け、該カソード領域の下方以外には前記第１のア
ノード領域のみを設けた特許請求の範囲第１項または第
２項記載の半導体スイッチング素子。 - 【請求項４】前記第２のアノード領域を、前記カソード
領域の下方であって、かつ各ゲート間に形成されるチャ
ネルの下方にのみ設けた特許請求の範囲第３項記載の半
導体スイッチング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249560A JPH0795593B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249560A JPH0795593B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0191465A JPH0191465A (ja) | 1989-04-11 |
| JPH0795593B2 true JPH0795593B2 (ja) | 1995-10-11 |
Family
ID=17194813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249560A Expired - Lifetime JPH0795593B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795593B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105895665A (zh) * | 2014-10-21 | 2016-08-24 | 南京励盛半导体科技有限公司 | 一种半导体功率器件的背面掺杂区的结构 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189261A (ja) * | 1984-03-09 | 1985-09-26 | Toshiba Corp | ゲ−トタ−ンオフサイリスタ |
| JPS60189260A (ja) * | 1984-03-09 | 1985-09-26 | Toshiba Corp | 逆阻止型ゲートターンオフサイリスタ |
| DE3612367A1 (de) * | 1986-04-12 | 1987-10-15 | Licentia Gmbh | Abschaltbarer thyristor |
-
1987
- 1987-10-02 JP JP62249560A patent/JPH0795593B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0191465A (ja) | 1989-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
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