JPH0191465A - 半導体スイッチング素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 本発明は、半導体スイッチング素子に関し、互いに同−
導電形であって不純物濃度の異なる２種類の半導体領域
をアノード電極上に交互に配設したアノード構造を備え
ることにより、オン電圧を増加させずに高速スイッチン
グを可能にしたものである。

〔産業上の利用分野〕

本発明は、例えばＳＩ（静電誘導）サイリスタ、ＧＴＯ
等の各種サイリスクを初めとする半導体スイッチング素
子に係り、特にはそのアノード構造の改良に関する。

〔従来の技術〕

従来のＳｌサイリスタの概略断面構成を第９図に示す。

同図のＳｌサイリスタは、ｎ−形半導体層からなるベー
ス層ｌにｐ゛形半導体層からなるゲート２を埋込み、そ
の上にｎ−エピタキシャル層及びｎ＋形半導体層からな
るカソード３を形成した、いわゆる埋込みゲート構造を
有している。

なお、ゲート２はその一部のみを図示したが、上記埋込
みゲート構造においては、その図示された互いに隣り合
う２つの領域（ｐ″領域）間にも多数のｐ″領域が図の
表面と平行に互いに所定間隔で埋込まれており、それら
ｐ″領域に挟まれたｎ−領域にチャネル（破線で示され
る部分）が形成される。また、ゲート２にはコンタクト
用の凹部４を介してゲート電極５が形成されると共に、
カソード３上にはカソード電極６が形成されている。一
方、ベース層１の反対側の面には、その全面に亘って均
一にｐ゛形半導体層からなるアノード７が形成され、更
にその上からアノード電極８が形成されている。

また、上述した全面ｐ″領域のアノード構造の代りにア
ノードショート構造を取入れた従来のＳｌサイリスタの
概略断面構成を第１０図に示す。

同図のアノードショート構造は、ｐ９形半導体層からな
るアノード領域９とｎ形半導体層からなるアノードショ
ート領域１０とを、アノード電極８上に交互に配設した
構成である。このようなアノードショート構造におてい
は、電子に対するポテンシャルがアノード領域（ｐ″領
域）９よりもアノードショート領域（ｎ領域）１０で低
くなる。

そのため、ターンオフ時、ベース層１内をカソード側か
らアノード側に流れて来た電子は、アノードショート領
域１０を介しアノード電極８に流れ込むことができる。

よって、第９図に示したような全面ｐ”ｊＪ［域のアノ
ード構造を持つものと比較して、ターンオフ時間を大き
く短縮することができる。

〔発明が解決しようとする問題点〕

第９図に示した全面ｐ″領域のアノード構造を持つもの
は、オン状態においてアノード７の全面からホールが注
入されるため、ホールの注入効率が高く、よってオン電
圧が低いという利点がある。

しかしその半面、全面がｐ、ＡＪｆ域であるアノード７
はそのどの位置においても電子に対するポテンシャルが
高いため、ターンオフ時に電子がアノード７の前面に蓄
積されやすく、よってターンオフ時間が長くなる（すな
わちスイッチング速度が遅い）という問題点がある。

一方、第１０図に示したようなアノードショート構造を
持つものでは、上述したようにターンオフ時間が短く高
速スイッチングが可能であるという利点はあるが、アノ
ードショート領域１０が存在するためにアノード有効面
積が減少し、このことによりオン状態でのホールの注入
が抑制され、よってオン電圧が増加してしまうという問
題点がある。

これらの問題点はＳｌサイリスタに限らず、同様なアノ
ード構造を持つ各種の半導体スイッチング素子について
も生じている。

本発明は、上記問題点に鑑み、オン電圧を増加させるこ
となく高速スイッチングを可能にする半導体スイッチン
グ素子を提供することを目的とする。

〔問題点を解決するための手段〕

本発明の半導体スイッチング素子は、高不純物濃度の半
導体領域（例えばｐ″領域）である第１のアノード領域
と、この第１のアノード領域と同一の導電形であって、
この第１のアノード領域よりも低不純物濃度の半導体領
域（例えばｐもしくはｐ−領域）である第２のアノード
領域とを、アノード電極上に交互に配設することによっ
てアノード構造を構成したものである。

〔作　　　用〕

上記不純物濃度の違いにより、第２のアノード領域は第
１のアノード領域よりもキャリア（電子）に対するポテ
ンシャルが低（なる。そのため、ターンオフ時には、カ
ソード側から流れてきたキャリア（電子）が第１のアノ
ード領域の前面に蓄積されることなく、第２のアノード
領域を介して素早くアノード電極へ引抜かれる。即ち、
ターンオフ時間が短く、高速スイッチングが可能になる
。

また、第１および第２のアノード領域は、いずれもキャ
リア（ホール）の注入を妨げない同一の導電形（例えば
ｐ形）である。このことから、オン状態において、これ
ら第１、第２のアノード領域の全面からキャリア（ホー
ル）が注入されるため、その注入効率が高く、よってオ
ン電圧が増加することもない。

〔実　　施　　例〕

以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例であるプレーナ型Ｓｌサイリ
スクの要部構成を示す断面斜視図であり、第２図はそれ
を模式的に示す断面図である。

同図に示したＳｌサイリスクは、第９図および第１０図
に示したものと同様な埋込みゲート構造を有し、すなわ
ちｎ−形半導体層からなるベース層１にｐ゛形半導体層
からなるゲート２を埋込み、その上にｎ゛形半導体層か
らなるカソード３を形成した構造を有している。この構
造によれば、ゲート２における第２図に現れた互いに隣
り合う２つのｐ＋領域間にも、やはり同様にｐ゛の埋込
みゲートが複数形成され、その間にチャネル２ａができ
る。また、ゲート２にはコンタクト用の凹部４を介して
ゲート電極５を形成すると共に、カソード３上にはカソ
ード電極６を形成する。

一方、ベース層１の反対側の面には本実施例の特徴とす
るアノード構造を有している。このアノード構造は、ｐ
＋形半導体領域からなる第１のアノード領域１１と、ｐ
”形半導体領域からなる第２のアノード領域１２とを、
アノード電極８上に交互に配設したものである。ここで
は、第１のアノード領域１１　（もしくは第２のアノー
ド領域１２）の配設される間隔ｄをキャリアの拡散長Ｌ
＜Ｌ−ＪＦｆ；τ：Ｄはキャリアの拡散係数、τはキャ
リアのライフタイム）の略２倍もしくはそれ以下（例え
ばｄ−３３〜３８μｍ＜２Ｌ）にしである。それと共に
、第２のアノード領域１２の厚さｈ２を第１のアノード
領域１１の厚さり、よりも薄く（例えばに＋　＝１５μ
ｍに対し、ｈ２＝３〜５μｍ程度）形成しである。また
、第１、第２のアノード領域１１．１２の不純物濃度に
それぞれ１×１０”／ａ＋！以上、１×１０′２〜１０
′＆／ｄ程度とする。

次に、上記構成からなるＳｌサイリスクの製造工程を第
３図（ａ）〜（ｇ）に基づき説明する。ただしここでは
、上述したゲート（埋込みゲート）２ａと第１、第２の
アノード領域１１．１２とを互いに平行な方向に長く延
びるように形成するものとする。

まず同図（ａ）に示すように、ベース層となるＳｔ等の
ｎ−基板２０の上下面から、マスクを介してホウ素（Ｂ
）等の不純物を拡散させることにより、ゲートとなるｐ
″領域２１を形成すると共に、第１、第２のアノード領
域となるｐ＋領域２２、ｐ−９１域２３を交互に分布す
るように形成する。

この際、ｐ＋領域２２もしくはｐ−領域２３の互いに隣
り合った同志の間隔ｄがキャリアの拡散長しの略２倍も
しくはそれ以下となるように、例えばｄ＝３３〜３８μ
ｍ程度に設定する。また、ｐ″領域２２よりもｐ−ｅＮ
域２３を浅く拡散させ、例えばｈ＋　〜１５．ｃｒｍに
対し、ｈ、＋ｗ３〜５．ｃｒｍ程度とする。更に、ｐ″
領域２２の不純物濃度を例えば１×１０′＠／ｃ１１以
上とし、ｐ−領域２３の不純’Ｊｈ　？Ｒ度を例えばｌ
Ｘｌ０”〜１０”／ｃｕｔ程度とする。続いて、第３図
（ｂｌに示すように、ｐ０領域２１の形成されたｎ−基
板２０上に、ｎ−基板２０と同じｎ−−５ｉ等をエピタ
キシャル成長させて、ｎ−層２４を形成する。更に第３
図（Ｃ）に示すように、ｎ−Ｎ２４の上面から均一にリ
ン（Ｐ）等の不純物を拡散させることにより、カソード
となるｎ゛領域２５を形成する。

その後、第３図（ｄｌに示すようにｎ″領域２５および
ｎ−層２４を選択的にエツチングすることにより、ゲー
トとなるｐ”ｔ＋Ｉ域２１の周辺領域上にコンタクト用
の凹部４を形成する。続いて第３図（Ｑ）に示すように
、凹部４内に露出したｐ＋領域２１の表面部に対し、オ
ーミックコンタクトを得るためにホウ素（Ｂ）等の不純
物を更に拡散する（斜線部）。その後、ｐ１領域２１、
ｎ３領域２５、並びにｐ＋領域２２およびｐ−領域２３
に対し、第３図（ｆｌのようにＡＩ！等からなるゲート
電極５、カソード電極６、アノード電極８を蒸着もしく
はスパッタ等を利用して形成する。このようにして得ら
れたｎ−基板２０、ｐ″領域２１、ｎ′領領域２５、ｐ
″領域２２、ｐ−領域２３は、それぞれ、第１図および
第２図に示したベース層１、ゲート２、カソード３、第
１のアノード領域１１、第２のアノード領域１２に対応
する。そして最後に、第３図（ｇ）に示すように、電極
５および６上のポンディングパッド領域を残して、表面
部を５ｉｎｔ等からなるパッシベーション膜２６で被覆
する。

なお、第３図（ａ）に示したｐ“領域２２およびｐ−ｊ
Ｊｌ域２３の拡散工程をそれぞれ別工程としてもよく、
また拡散の代りにイオン注入を利用してもよい。

次に、本実施例のＳｌサイリスクの主要な動作、特にア
ノード構造に係るターンオフ時の作用について、第２図
を参照して以下に説明する。

第２図中のアノード構造では、第４図に示すよう、ｐ−
領域である第２のアノード領域１２はｐ″領域ある第１
のアノード領域１１よりも電子に対するポテンシャルが
低く、よって電子がたまりやすい。しかも、アノード領
域１１もしくは１２の間隔ｄを電子の拡散長しの略２倍
もしくはそれ以下としたことにより、第１のアノード領
域１１の幅が非常に狭くなっている。これらのことから
、ターンオフ時には、カソード３側からチャネルを介し
て流れてきた電子のほとんどは第１のアノード領域１１
に達することなく、はぼそのままの速度で第２のアノー
ド領域１２に到達する。

更に、第２のアノード領域１２はポテンシャルが低いば
かりでなく、厚さも薄いため、ここに到達した電子は大
変素早くアノード電極８に引抜かれる。このように本実
施例では、ターンオフ時に、電子がアノード前面に蓄積
されることなく素早く引抜かれるため、全面ｐ″領域ア
ノード構造を持つもの（第９図参照）と比較してターン
オフ時間が著しく短縮され、すなわち高速スイッチング
が可能になる。

また、第１および第２のアノード領域１１．１２はいず
れもｐ形（ｐ”　、ｐ−）であるため、オン状態にはこ
れらの全面から効率良くホールが注入され、アノードの
有効面積を減少させることはない。このため本実施例で
は、アノードショート構造を持つもの（第１θ図参照）
に見られたようなオン電圧の増加は生じない。従って、
本実施例によれば、オン電圧を増加させることなく、高
速スイッチングが可能となる。

なお、第２図に示したアノード構造の代りに、第５図に
示すアノード構造を取入れてもよい。これは、ｐ″領域
周囲をｐ−領域で覆った構成であり、このｐ″領域第１
のアノード領域３１とし、その間のｐ−ｐ層域を第２の
アノード領域３２としたものである。なお、第２図に示
したものと同様に、アノード領域３１もしくは３２の間
隔をｄ≦２Ｌとし、それらの厚さもり、＞ｈ、としてい
る。このようなアノード構造は、例えば第３図（ａｌに
示した拡散工程において、上記第２のアノード領域３２
の形成領域だけを覆うようにマスクを配置した後、第１
のアノード領域３１の形成領域にｐ゛拡散行い、第２の
アノード領域３２の形成領域には上記ｐ゛拡散伴う横方
向への拡散を利用して各Ｐ″領域ｐ−領域でつなぐよう
に形成することによって得ることができる。このように
アノード構造を構成しても、上記実施例と同様に、オン
電圧を増加させることなく高速スイッチングが可能にな
る。

また、本発明はＳｌサイリスクに限らず、ＧＴＯ（Ｇａ
ｔｅ　Ｔｕｒｎ−Ｏｆｆ　Ｔｈｙｒｉｓｔｏｒ）、　　
Ｉ　ＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏ
ｌａｒ　Ｔｒａｎｓｉｓｔｏｒ　：商品名）、ＧＡＴＴ
　（Ｇａｔｅ　Ａｓ５ｏｃｉａｔｅｄ　Ｔｕｒｎ−Ｏｆ
ｆ　Ｔｈｙｒｉｓｔｏｒ：商品名）、あるいは一般のサ
イリスタ等、アノード構造を有する各種のスイッチング
素子に適用できる。例えば、上記第２図、第５図に示し
たアノード構造を、ｎｐｎｐ構成の一般のＧＴＯに適用
した例をそれぞれ第６図、第７図に示す。具体的には、
ベース層（ｎ−層）４０、ゲート（ｐ層）４１、カソー
ド（ｎ”ｓＩ域）４２、ゲート電極４３、カソード電極
４４、アノード電極４５等から構成されるＧＴＯのアノ
ード側に、第１のアノ−ド領域（ｐ″領域４６．４８お
よび第２のアノード領域（ｐ″領域４７．４９をｄ≦２
Ｌ、ｈ、＞ｈ、となるように交互に配設してなるアノー
ド構造を形成したものである。このように構成したＧＴ
Ｏにおいても、前述したと同様な作用により、オン電圧
を増加させることなく、スイッチング速度の高速化が可
能になる。

また本発明では、第１もくしは第２のアノード領域の間
隔ｄおよび第１、第２のアノード領域の厚さり、　、ｈ
、については特に限定されることはないが、上記各実施
例で示したようにｄ≦２Ｌおよびり、＞ｈ２とすること
により、−段と高速化されたスイッチングが可能になる
。更に、第２のアノード領域をｐ　ｉｌ域とすることも
本発明の範囲内ではあるが、上記実施例のように低濃度
のｐ−領域とした方が、電子に対するポテンシャルが一
層低くなることから、−段と高速のスイッチングが可能
になる。

更に、第２図および第５図に示した実施例では第１、第
２のアノード領域の形成方向（図の表面に対し垂直な方
向）を埋込みゲートの形成方向（図の表面に対し平行な
方向）に対し垂直方向となるようにしたが、第３図のよ
うに互いに平行となるように形成してもよい。

また、特にＳｌサイリスクにおいては、カソード領域の
下方位置にのみ第１および第２のアノード領域を交互に
配設し、それ以外の位置には第１のアノード領域のみを
均一に配置してもよい。更には、第２のアノード領域を
ゲート間のチャネルの下方位置にのみ設けてもよい。タ
ーンオフ時には、カソード側からチャネルを介してほぼ
真下に電子が流れてくることを考えれば、このような構
成にしても電子を引抜く作用に変わりはなく、同様な効
果が得られる。

また、上記各実施例では第１０図に示したようなアノー
ドショート領域１０を持たないため、第１、第２のアノ
ード領域からベース層にかけて形成されるｐｉ（ｎ）接
合により、逆方向耐圧を得ることができる。更に、例え
ば第８図に示すようにアノードの周辺部にｐ″領域ガー
ドリング５０もしくはＦ　Ｌ　Ｒ（Ｆｉｅｌｄ　Ｌｉｍ
ｉｔｉｎｇ　Ｒｉｎｇ）を形成すると共に、その端面を
θ＝３０°〜６０°程度の正ベベル構造とすることによ
り、−段と大きな逆方向耐圧を得ることができる。なお
、第８図に示した例は第２図もしくは第６図のアノード
構造に適用した例であるが、第５図もしくは第７図のア
ノード構造にも同様に適用できる。したがって、このよ
うな構成のスイッチング素子は電流型インバータとして
使用できる他、交流ラインで使用することもできる。

なお、ｎおよびｐのいずれのチャネルを持つ半導体スイ
ッチング素子に対しても本発明を適用しうるのは、もち
ろんのことである。

〔発明の効果〕

以上説明したように、本発明によれば、ターンオフ時に
カソード側から流れてきたキャリア（電子）を素早くア
ノード電極に引抜くことができるため、例えば全面ｐ”
ＳＭ域のアノード構造を持つものと比べてより高速のス
イッチングが可能になり、しかも、オン状態においてア
ノード領域の全面からキャリア（ホール）の注入が行わ
れるため、アノードショート構造を持つものに見られた
ようなオン電圧の増加が起こるようなことはない。更に
、アノードショート領域を持たないことにより、逆方向
耐圧がとれるという利点もある。

【図面の簡単な説明】

第１図は本発明の一実施例（Ｓｒサイリスクの場合）の
要部構成を示す断面斜視図、 第２図は同実施例の概略構成を示す模式断面図、第３図
（ａｌ〜（蜀は同実施例のＳｌサイリスタの製造工程図
、 第４図は同実施例に係るアノード構造における電子に対
するポテンシャル分布を示す模式図、第５図〜第７図は
それぞれ本発明の他の実施例（第５図はＳｌサイリスク
の場合、第６図および第７図はＧＴＯの場合）の概略構
成を示す模式断面図、 第８図は大きな逆方向耐圧を得るためのアノード側の構
成例を示す模式断面図、 第９図および第１０図は従来の３１サイリスタ（第９図
は全面ｐ″領域アノード構造、第１０図はアノードショ
ート構造）の概略構成を示す模式断面図である。 １１．３１．４６．４８ ・・・第１のアノード領域、 １２．３２．４７．４９ ・・・第２のアノード領域、 ８．４５・・・アノード電極。 特許出願人　株式会社豊田自動織機製作所同　　　上　
財団法人　半導体研究振興会冨２図 本発ａｆ＝、め一穴糞１！・ 第 （ｅ） ＋）　　ＳＩ’リーイソ又ｙの嘔土ゴーす１３図 矛ｑヒ明め一幇才芝グリに係ろアノード構造１鳴すろ電
）＋＝１寸するボデンシ７ルタト孕 第４図 第５図 オ（尤Ｅ１月の４セＩ弓（範例（才２図めアノード狛ヤ
攪、２ＭれＪ口し「でＧＴＯ）の−ａ？ｌＪ１羽縁ρ−
′本、亮９判／Ｉ杷の宍３芝ダづ（才５ｍのアノード将
啄１只３１泪し氏ＧＴＯ）／ｌ既跨構八へ 第８図 ／Ｌ釆、のｓｒすイνスタ（全面ｐ１旦或【アノード構
瞭Ｚ）のに時溝へ 第９図

Claims (1)

1. 【特許請求の範囲】 １）高不純物濃度の半導体領域である第１のアノード領
   域と、該第１のアノード領域と同一の導電形であって該
   第１のアノード領域よりも低不純物濃度の半導体領域で
   ある第２のアノード領域とをアノード電極上に交互に配
   設してなるアノード構造を有する半導体スイッチング素
   子。 ２）前記第１もしくは第２のアノード領域の配設される
   間隔がキャリアの拡散長の略２倍もしくはそれ以下であ
   る特許請求の範囲第１項記載の半導体スイッチング素子
   。 ３）前記第２のアノード領域の厚さが前記第１のアノー
   ド領域の厚さよりも薄い特許請求の範囲第１項または第
   ２項記載のスイッチング素子。 ４）前記アノード構造をカソード領域の下方にのみ設け
   、該カソード領域の下方以外には前記第１のアノード領
   域のみを設けた特許請求の範囲第１項乃至第３項のいず
   れか１つに記載の半導体スイッチング素子。 ５）前記第２のアノード領域を、前記カソード領域の下
   方であって、かつ各ゲート間に形成されるチャネルの下
   方にのみ設けた特許請求の範囲第４項記載の半導体スイ
   ッチング素子。