JPS6046551B2 - 半導体スイツチング素子およびその製法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体スイッチング素子とその製法に係り、特
に電界効果型サイリスタとその製法に関する。

電界効果型サイリスタは、半導体基体の一方の主表面に
露出する一方導電型のエミッタ領域と、他方の主表面に
露出する他方導電型のエミッタ領域と、両方のエミッタ
領域間を連絡する一方導電型のベース領域と、ベース領
域内に配置された一方導電型のゲート領域とを有する半
導体スイッチング素子である。

電界効果型サイリスタは、両方のエミッタ間に流れる主
電流を、ゲート領域に一方導電型のエミッタ領域に対し
て印加されたゲートバイアス電圧によりベース領域内に
形成される空乏層によつて制御する機能を有する。この
ような電界効果型サイリスタで要求される特性は多岐に
わたるが、大きな主電流をいかに高速かつ低ゲートバイ
アス電圧で制御できるか、いかにオン電圧（主電流通電
時の内部電圧降下）を低くするか、また商業的な見地か
らいかに低コス．卜で生産できるかという点が基本的に
重要である。

これらの目標を達成するために、これまでに種々の電界
効果型サイリスタが提案されている。

しかしながらすべての要求を満足する電界効果型一サイ
リスタは未だ提案されていない。第１図はこれら従来例
の中でも比較的改良が加えられたものの一例を示す。

図において、半導体基体１は一方の主表面１０１に露出
するｐ＋型アノード層１１、アノード層に隣接しアノー
ド層との間にＰｎ接合を形成するｎ型ベース層１２、ｎ
型ベース層内に形成され、半導体基体の他方の主表面１
１１に露出するｎ＋型カソード層１３およびｐ型ゲート
層１牡アノード層１１およびカソード層１３の露出面に
それぞれ形成されたアノード電極２およびカソード電極
３、ゲート層１４の露出面に形成されたゲート電極４と
から成る。ゲート層１４はベース層内をカソード層１３
の直下までほぼ主表面と平行に延び、ベース層からなる
チャンネル部分１２１をはさんで相互に対峙する板状部
分１４１と、板状部分１４１から一方の主表面１０１へ
延びる表面連結部分１４２とから成る。この従来例では
、ゲート層相互の距離ｄをカソード層の幅Ｌと無関係に
小さくできるので、ゲートバイアス電圧を他の従来例と
比較して低くしつつ、他の従来例と比較してオン電圧を
低くてきるとしている（特開昭５３−８５７８号公報参
照）。

しかしながら、所要のゲートバイアス電圧およびオン電
圧を低くしつつ大きな主電流を高速スイッチングできる
電界効果型サイリスタは未だ得られていない。更に、上
述の従来例素子を製作するには、特にゲート層１４の形
状が複雑であるために複数な工程が必要になり、製造コ
ストも高くなる。

すなわち、ベース層１２内にゲート層の板状部分１４１
を埋め込むために、ｎ型半導体基板の露出表面に板状部
分１４１の平面形状に合わせてｐ型不純物を選択的にデ
ポジションした後、この主表面上にｎ型半導体をエピタ
キシャル成長法により堆積する必要があつた。この後、
更にエピタキシャル成長層表面から選択拡散法により上
記板状部分へ達するまでｐ型不純物を拡散し、ゲート層
の表面連結部分１４２を形成する必要があつた。本発明
の目的は、ゲートバイアス電圧およびオン電圧を低くし
つつ高速スイッチングが可能でかつスイッチングパワー
耐量の大きな改良された電界効果型サイリスタおよびそ
の製法を供給することにある。

この目的を達成するために本発明の特徴とするところは
、一方導電型および他方導電型の一対のエミッタ領域と
、エミッタ領域間を連絡する一方導電型のベース領域と
、ベース領域内部に形成されたゲート領域とを有する電
界効果型サイリスタにおいて、ゲート領域がエミッタ領
域間に形成され一方導電型のエミッタ領域を他方の主表
面に投影して生じる投影領域内に一部が含まれる板状の
部分を有するようにし、かつベース領域の導電型を決定
する不純物の濃度は他方導電型のエミッタ領域における
よりも一方導電型のエミッタ領域側における方が高く、
かつベース領域は上記濃度が一方導電型のエミッタ領域
から遠ざかるに従い低下するようにした点にある。

また、上記電界効果型サイリスタを製造する方法として
、一対の主表面を有し、一方導電型の半導体領域が一方
の主表面に露出する半導体基板の上記一方の主表面から
他方導電型を与える不純物を、半導体基体を構成する一
方導電型の半導体から成るチャンネル領域を残して選択
的に拡散して第１の拡散領域を形成し、上記一方の主表
面から一方導電型を与える不純物を、上記チャンネル領
域を含み、上記第１の拡散領域の一部を残し、第１の拡
散領域よりも浅く、第１の拡散領域よりも高不純物濃度
て選択的に拡散して第２の拡散領域を形成し、上記一方
の主表面の第２の拡散領域露出部内部から一方導電型を
与える不純物を上記第２の拡散領域の内部に選択的に拡
散して第３の拡散領域を形成し、少なくとも上記第１，
第３の拡散領域の一方の主表面露出部および他方の主表
面に露出した他方導電型の半導体領域に電極を接続する
工程を含む点にある。

以下本発明を更に詳細に説明する。

本発明素子において、半導体基体の主表面と垂直な方向
に一方導電型エミッタ領域、他方導電型ゲート領域、一
方導電型ベース領域および他方導電型エミッタ領域から
成るＰｎｐｎ（またはＮｐｎｐ）積層構造部分は、一対
の主電極間でサイリスタ作用を有する。

今、仮に一方導電型をｎ型、他方導電型をｐ型として説
明する。この部分がサイリスタとして作用するための必
要条件は周知のごとくｐ型のエミッタ、ｎベース、ｐゲ
ートて構成されるＰｎｐトランジスタの電流増幅率α１
２とｎベース、ｐゲートおよびｎエミッタで構成される
Ｎｐｎトランジスタの電流増幅率α。

の和が１より大きくなることである。これにより主電流
通路が上述のサイリスタ構造部にも拡大し、オン電圧を
低くすることができる。本発明の特徴は第１にｎ型エミ
ッタ領域からｐ型ゲートへ近づくにつれてベース領域の
不純物濃度が次第に低下する部分が存在することである
。

α１２とα３。のうち、α．は特に電界効果スイッチン
グ素子内に並置されたサイリスタ部の動作を設定する上
で重要である。αゎを大きくする方法として、ｐ型のゲ
ート領域の不純物濃度を低くし、かつ厚さを薄くするこ
とが効果的てある。しかしこのようにするとゲート領域
の横方向低抗が大きくなるので、素子をターンオフさせ
るときにゲート電極に印加された電圧がゲート領域全域
に伝わりにくいという問題を起す。これを防止するには
ゲート構造を微細化する必要があるが、製作技術上限度
がある。従つてしや断電流を十分大きくするには他の工
夫が必要である。その一例としてｎ型のエミッタ領域か
らベース領域への電子の注入効率を増すために、ベース
・ゲート接合のｎ型エミッタ領域側の不純物濃度を高く
してＮｐｎトランジスタのエミッタ注入効率を大きくす
ることが考えられる。しかしながら単にこのようにした
だけではベース・ゲート間接合の逆阻止電圧が低下して
しまうので好ましくない。電界効果スイッチング素子で
はｐ型ゲート◆ｎ型エミッタ間に逆電圧を印加するので
この接合の逆阻止電圧は通常のサイリスタで得られる５
〜３０■では低く、望ましくは５０■以上必要である。
本発明の如くベース領域のｎ型エミッタ領域側の部分に
上述の濃度勾配があると逆阻止電圧を高く保ちつつエミ
ッタ注入効率を大きくすることができる。すなわち、低
・抵抗ｎ型エミッタ領域から高抵抗ｎ型ベース領域に注
入された電子は高抵抗層内の濃度勾配によつて発生した
ドリフト電界によつてゲート・ベース間接合へ引き込ま
れる。接合部のｎ側の不純物濃度が低くても濃度勾配が
あることにより増加させ・ることができる。一方ｐ型ゲ
ート領域からｎ型エミッタ領域側のベース領域に注入さ
れる正孔はこの電界によつて逆にｐ型ゲート領域へ引き
もどされる力をうける。この両方の効果はいずれもＮｐ
ｎトランジスタのエミッタ注入効率を高める作用とノし
てはたらく。この場合、ｎ型エミッタ領域側のベース領
域の不純物濃度はゲート領域に接する部分で最も低くな
つているのでこの接合の逆阻止電圧を高くすることがで
きる。さらに上述の濃度勾配があるのでスイッチング特
性が改善されるという効果がある。

電界効果スイッチング素子をターンオフさせるために、
ゲート電極にｎ型エミッタ領域の電極に対して負の電圧
を印加すると、ゲート・ベース間接合付近のキャリヤが
ゲート回路を通つて流れる。同時にｎ型エミッタ領域お
よびｎベース領域中のキャリヤが拡散によつてゲート領
域に流れ込むとともにゲート領域の両側に空間電荷層が
生ずる。この際、接合付近のキャリヤの消滅が速いこと
が、高速スイッチング動作上必要である。本発明の構造
ではｎ型エミッタ領域側のベース領域の不純物濃度がゲ
ート・ベース間接合から遠ざかるほど高いので、キャリ
ヤのライフタイムは接合から遠いほど小さくなる。この
ため接合付近のキャリヤをゲートから引き出せば、接合
から遠い部分のキャリヤは再結合によつて速やかに消め
つするので、チャンネル付近には急速に空間電荷層が発
生し、素子はターンオフし易くなる。以下本発明の実施
例につき、図面を用いて説明する。

第２図は本発明の一実施例電界効果型サイリスタである
。

第２図において半導体基体１０は、ｐ１型アノード領域
１１０、アノード領域１１０に隣接するｎ一型ベース領
域１２０、ｎ一型ベース領域とチャンネル１５０の部分
で隣接するｎ型ベース領域１７０、ｎ型ベース領域１２
１内に形成され、半導体基体の一方の主表面１０１に露
出するｎ＋型カソード領域１３０、ｎ一型およびｎ型ベ
ース領域に隣接し一方の主表面に露出するｐ型ゲート領
域１４０、ゲート領域内部に形成され一方の主表面に露
出するｐ＋型ゲート接続領域１８０から成る。アノード
領域、カソード領域およびゲート接続領域上にはそれぞ
れアノード電極２０、カソード電極３０およびゲート電
極４０が形成されている。第３図は第２図中Ａ−Ａ″て
示される鎖線に沿つた部分の不純物濃度分布を示す。

第３図かられかるように、本実施例においてはｎ型ベー
ス層の不純物濃度はｎ＋型カソード領域１３０から遠ざ
かり、ｐ型ゲート領域に近づくにつれて次第に減−少し
ている。このような構成によつて、上述の如くサイリス
タ作用を行ない易くし、スイッチング特性が改善される
という効果を有する。また、本実施例においては、ベー
ス領域のカソード領域側の部分１７０の不純物濃度をア
ノード領域側の部分１２０よりも高くしている。

この特徴に基づき、次のような効果が達成され得る。ゲ
ート領域にはＡ−Ｎ線に沿つた部分の不純物濃度分布か
られかる通り、カソード領域から遠ざかるにつれてその
不純物濃度が次第に増大する部分がある。ここではカソ
ードからアノードへ向う電界が発生している。この電界
は、カソード領域からｎ型ベース領域１７０を通つてゲ
ート領域へ流入する電子を反応する作用がある。従つて
ｎ型ベース領域１７０の不純物濃度がｎ一型領域１２０
のそれと同程度のままでは、ターンオン時間が長くなリ
ターンオンに要するキャリヤ注入密度が大きくなつて、
ターンオンのスイッチングパワー損失が大きくなる欠点
が生じる。本実施例電界効果型サイリスタでは上述の不
純物濃度差を設けることによつて電界を緩和し、ターン
オンのスイッチングパワー損失を低減することができた
。本実施例電界効果型サイリスタのチャンネル幅ｄはカ
ソード電極３０に正、ゲート電極４０に負となるある大
きさのゲート電圧を印加したときに、チャンネル部１５
０に空間電荷層が完全に拡がり、希望するアノード・カ
ソード間電圧を阻止する機能を持つように選ばれる。

このとき、Ｐｎ接合Ｊの逆阻止電圧はこのゲート電圧よ
り大きくなるように設定される必要がある。第３図の不
純物分布の場合は接合Ｊの逆阻止電圧は約５０■であり
、ｄを５μｍとしたとき、１０００Ｖのアノード・カソ
ード間電圧を阻止するに要するゲート電圧は約１０Ｖて
あり、この関係は満足されている。

第４図に本発明の他の実施例を示す。

第２図と同様な部分は第２図と同じ符号で示してある。
また、第４図中Ａ−Ｎで示す鎖線に沿う不純物濃度分布
は第３図のようになつている。本実施例でもチャンネル
幅ｄを持つダイオード構造部分は幅Ｄのサイリスタ構造
部分と並置されているが、カソード領域に対してダイオ
ード部が、その一端に局在した構造を持つている点が特
徴である。

ダイオードとサイリスタが本発明のように並置されてい
る場合、ダイオード部の方がサイリスタ部より主電流が
流れやすいので電流はダイオード部に集中する傾向があ
る。素子をターンオフさせるとき、ゲートをカソードに
対して負にして主電流の一部をゲートに引き出す必要が
あるが、ゲート領域１４０の横方向抵抗成分があるので
電流の集中するチャンネル部はゲート電極に近い方が有
利である。このように配置すればターンオフ時間が短く
でき、かつしや断可能な主電流も大きくすることができ
る。また、本実施例では、ｎ型ベース領域１７０の不純
物濃度分布、ｎ型およびｎ一型のベース領域間の不純物
濃度分布差等他の部分は第２図に示す実施例と同様てあ
り、第２図に示す実施例と同様の効果を達成するものて
ある。

次に上述の実施例の一製作法を、第２図に示す実施例を
例にとり、図面を用いて説明する。

第５図に示す■程図において、まずａのようにｎ一型シ
リコン基板１０を準備する。例えば抵抗率５０Ω−Ｃｍ
ｌ厚さ２００μｍの基板とする。次にｂのようにこの基
板の裏面１０２の全面に、および表面１０３の一部を残
して選択的にｐ型不純物を拡散する。不純物としてはボ
ロンが適当てある。拡散法としては通常のプレデポジヨ
ンードライブイン方式によるか、又はイオンインプラン
テーシヨン技術による拡散と、その後の熱処理工程を組
合せた拡散法などが用いられる。拡散マスクとしてはシ
リコン酸化膜、シリコン窒化膜など、周知の材料を用い
得る。ボロンの表面不純物濃度は１０′７ａｔ０ｍｓ／
Ｃｄ以下とし、シリコン基板内部で濃度が一旦増加する
ような分布に形成されるのが望ましい。

この手段として、例えは下ライブイン中に、雰囲気ガス
をスチームとする方法が有効である。基板裏面に形成さ
れたｐ型層１０は後にアノード領域となる。次にｃのよ
うに半導体基板表面に低濃度の燐拡散層１７０を形成す
る。

ｂで形成されたｐ型層１４０の一部は再びｎ型に反転す
る。燐濃度は例えば表面で５×１０１７ａｔ０ｍｓ／ｄ
に設定する。この結果、ポ狛ンが拡散されていない部分
１５０がチャンネルとしてｃのようにシリコン内部に形
成される。つづいてｄのように燐拡散層内に高濃度リン
拡散層１３０を形成する。この層はカソード電極コンタ
クトおよびｎ型エミッタ領域として用いられる。つぎに
ｅのように表面に露出したボロン拡散層１４０内に高濃
度ボロン拡散層１８０を形成し、ゲート電極が低抵抗で
接続できるようにする。最後にｆのようにアノード電極
２０、カソード電極３０およびゲート電極４０を形成し
て電界効果型サイリスタが完成する。尚この図で接合端
部の保護方法およびその材料については周知の技術から
適当なものを選択して用いることができるので、図面お
よびその説明を省略している。また、上述のアノード領
域を形成するのに、ｐ型不純物がドープされた多結晶シ
リコンを拡散源とし、いわゆるドープト・ポリシリコン
法により形成することも可能である。第５図の製作工程
において、高濃度ボロン拡散層１８０は高濃度燐拡散層
１３０の形成後に作られが、この層１８０をより深く拡
散する必要があるときは例えば工程ｂの後、ただちに形
成してもよい。

このようにすればゲートの縦方向抵抗分を最少にするこ
とができる。一方第５図の工程はボロン拡散層１８０を
高濃度リン拡散層１３０よりも浅く形成することが可能
なのでこの拡散による不良発生、特にゲートカソード間
耐圧不良の発生数を少くすることができるという効果が
ある。本発明素子は上述の方法によらず例えば周知の選
択エピタキシャル成長法を駆使して製作することができ
ようが、製造工程の簡略化、素子製造上のコストの観点
からは、特にゲート領域１４０から半導体基板の表面１
０１に至る構造を上述の如く選択拡散法のみで形成する
ことが有利である。次に本発明の更に実施例につき説明
する。第６図に示す実施例において、ｐ＋型アノード層
の一部がｎ＋型半導体領域１６０て置換されている点が
特徴であり、他の部分は第２図に示す実”施例と同様で
ある。

本実施例ては、これまで述べた実施例の持つ特徴および
効果に加えて、更に高速スイッチング動作が可能になる
という効果を奏する。このｎ＋型半導体領域は、主電流
通路を妨げないようにする目的から、ゲート電極に対応
す・る位置に少なくとも設けることが有利である。また
、第７図に示す実施例において、ｎ一型ベース領域の、
アノード領域１１０に接する部分１９０の不純物濃度を
それ以外の部分１２０よりも高くした点が特徴であり、
他の部分は第２図に示ノす実施例と同様である。本実施
例ては、上述の実施例での効果に加えてオン電圧および
ターンオフ時間を更に低下せるることが可能である。こ
れは、ｎ一型ベース領域中に拡がる空間電荷層のアノー
ド領域側への延びを高濃度ベース領域で抑えることがで
きるので、ｎ一型ベース層の厚さをこれまでの実施例に
よるものよりも薄くできることによる。第６，７図に示
す実施例においてゲート領域１４０の形状を第４図に示
す実施例の如くに形成してもその効果が達成されること
は当然であろう。

また、これまでに述べた各実施例素子に金、白金等の重
金属を拡散したりあるいは電子線、ガンマ線等の放射線
を照射してライフタイムキラーを導入し半導体の少数キ
ャリヤのライフタイムを短縮させることは、ターンオフ
時間を短縮する上で好ましい。この場合、特にベース領
域に上記ライフタイムキラーを導入すると効果的である
。また、ゲート電極を対向するアノード電極側に投影し
て生ずる投影部分に重点的にライフタイムキラーを導入
すれば、オン電圧をそれほど増大させずにターンオフ時
間を短縮させることに効果がある。更に、これまでの説
明では便宜上各半導体領域の導電型を特定して説明した
が、これらの導電型一をｐとｎで交替したものについて
も本発明の効果が達成されることは明らかであろう。

以上詳細に説明したように本発明によれば、ゲートバイ
アス電圧およびオン電圧を低くしつつ高速スイーツチン
グパワー耐量の大きな電界効果型サイリスタが得られ、
この電界効果型サイリスタを低コストで製造することも
できる。

【図面の簡単な説明】

第１図は従来の電界効果型サイリスタの一例を示す要部
断面図、第２図は本発明の一実施例電界効果型サイリス
タの要部断面図、第３図は第２図に示す電界効果型サイ
リスタのＡ−Ｎ方向の不純物濃度分布を示す図、第４図
は本発明の他の実施例を示す図、第５図は第２図に示す
実施例を製作する一方法の工程を示す図、第６図、第７
図はそれぞれ本発明の更に他の実施例を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ 一対の対向する主表面を有する一方導電型の半導体
   基体と、半導体基体の一方の主表面に露出する一方導電
   型のエミッタ領域と、半導体基体の他方の主表面の少な
   くとも一部に露出する他方導電型のエミッタ領域と、半
   導体基体の表面に露出し、一方導電型および他方導電型
   エミッタ領域間に形成され、一方導電型のエミッタ領域
   を他方の主表面に投影して生じる投影領域内に半導体基
   体からなるチャンネル領域を残して一部が含まれる板状
   の部分を有し、他方導電型を有するゲート領域と、半導
   体基体の他方の主表面上および一方導電型のエミッタ領
   域露出部にそれぞれ連絡された一対の主電極と、ゲート
   領域の半導体基体露出部に連絡され、一対の主電極間を
   流れる主電流を一方導電型のエミッタ領域上の電極との
   間に印加されたバイアス電圧により半導体基体内に形成
   される空乏層でしや断する制御電極とを有し、かつ半導
   体基体はその不純物濃度が一方導電型のエミッタ領域に
   接する部分から遠ざかるに従い低下していることを特徴
   とする半導体スイッチング素子。 ２ 特許請求の範囲第１項において、上記半導体基体の
   導電型を決定する不純物の濃度は他方導電型のエミッタ
   領域側よりも一方導電型のエミッタ領域側における方が
   高いことを特徴とする半導体スイッチング素子。 ３ 特許請求の範囲第１項または第２項において、一方
   導電型の半導体基体の一部が他方導電型のエミッタ領域
   側の電極に露出していることを特徴とする半導体スイッ
   チング素子。 ４ 特許請求の範囲第１項または第２項において、半導
   体基体の、他方導電型エミッタ領域に接する部分の不純
   物濃度が半導体基体の他の部分よりも高くなつているこ
   とを特徴とする半導体スイッチング素子。 ５ 一対の主表面を有し、一方導電型の半導体領域が一
   方の主表面に露出する半導体基体の上記一方の主表面か
   ら他方導電型を与える不純物を、半導体基体を構成する
   一方導電型の半導体から成るチャンネル領域を残して選
   択的に拡散して第１の拡散領域を形成し、上記一方の主
   表面から一方導電型を与える不純物を、上記チャンネル
   領域を含み、上記第１の拡散領域の一部を残し、第１の
   拡散領域よりも浅く、第１の拡散領域よりも高不純物濃
   度で選択的に拡散して第２の拡散領域を形成し、上記一
   方の主表面の第２の拡散領域露出部内部から一方導電型
   を与える不純物を上記第２の拡散領域の内部に選択的に
   拡散して第３の拡散領域を形成し、少なくとも上記第１
   、第３の拡散領域の一方の主表面露出部および他方の主
   表面に露出した他方導電型の半導体領域に電極を接続す
   る工程を含むことを特徴とする半導体スイッチング素子
   の製法。