JPH0795595B2 - 多数の並列接点を有する大電力用の多層半導体スイッチング装置及び製造方法 - Google Patents
多数の並列接点を有する大電力用の多層半導体スイッチング装置及び製造方法Info
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- JPH0795595B2 JPH0795595B2 JP27157887A JP27157887A JPH0795595B2 JP H0795595 B2 JPH0795595 B2 JP H0795595B2 JP 27157887 A JP27157887 A JP 27157887A JP 27157887 A JP27157887 A JP 27157887A JP H0795595 B2 JPH0795595 B2 JP H0795595B2
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- H—ELECTRICITY
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- H10W70/24—Conductive package substrates serving as an interconnection, e.g. metal plates characterised by materials
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、順方向電圧降下特性が改善された多数の並列
接点を有する大電力用の多層半導体スイッチング装置に
関するもので、より詳細には、ゲートターンオフ（GT
O）サイリスタのような半導体スイッチング装置に関す
る。
接点を有する大電力用の多層半導体スイッチング装置に
関するもので、より詳細には、ゲートターンオフ（GT
O）サイリスタのような半導体スイッチング装置に関す
る。
従来の技術 大電力用の半導体スイッチング装置は、大電流を流すこ
とが本来必要とされるために、比較的大きな面積を有し
ていなければならない。換言すれば、例えば、数百個の
個々のゲートターンオフサイリスタ装置が単一のウェハ
上に並列関係で集積される。
とが本来必要とされるために、比較的大きな面積を有し
ていなければならない。換言すれば、例えば、数百個の
個々のゲートターンオフサイリスタ装置が単一のウェハ
上に並列関係で集積される。
面積が大きく且つ熱サイクルのもとでストレスが生じる
という問題があるために、例えば、多数の接点を単一の
カソード極片と電気的に接触をなすことが甚だ問題とな
る。例えば、種々の接点、又はこの業界でフィンガとし
て一般的に知られているものは、乾式の接触が必要とさ
れるために順方向電圧降下が著しいものになると共に、
電圧降下もしくは抵抗値にばらつきが生じる。種々のフ
ィンガが電流を等しく分担しない場合には、ターンオフ
動作が同時に生じず、従って、不均一な電流が送られる
ことになる。従って、装置の全容量が制限される。
という問題があるために、例えば、多数の接点を単一の
カソード極片と電気的に接触をなすことが甚だ問題とな
る。例えば、種々の接点、又はこの業界でフィンガとし
て一般的に知られているものは、乾式の接触が必要とさ
れるために順方向電圧降下が著しいものになると共に、
電圧降下もしくは抵抗値にばらつきが生じる。種々のフ
ィンガが電流を等しく分担しない場合には、ターンオフ
動作が同時に生じず、従って、不均一な電流が送られる
ことになる。従って、装置の全容量が制限される。
典型的な公知装置の特性が第５図に示されており、GTO
サイリスタ型装置の多数の種々の接触フィンガによって
送られる電流は、フィンガごとに著しく異なる。その差
は、広範に変化する乾燥接触抵抗値にまたがって生じる
広範に変化する電圧降下が加わることによって益々大き
なものとなる。
サイリスタ型装置の多数の種々の接触フィンガによって
送られる電流は、フィンガごとに著しく異なる。その差
は、広範に変化する乾燥接触抵抗値にまたがって生じる
広範に変化する電圧降下が加わることによって益々大き
なものとなる。
発明の構成 本発明の目的は、多数の並列接点を有する改良された半
導体スイッチング装置、特に接点の接触電圧降下が実質
的に減少され且つ各接点ごとに電圧降下が実質的に同じ
にされた装置を提供することである。
導体スイッチング装置、特に接点の接触電圧降下が実質
的に減少され且つ各接点ごとに電圧降下が実質的に同じ
にされた装置を提供することである。
上記の目的によれば、非常に大きな電流を受け入れるた
めの多数の並列接点を有する大電力の多層半導体スイッ
チング装置が提供される。このスイッチング装置は、実
質的にその半導体材料の熱膨張特性に合致する材料より
成る大面積の一体的な接触手段を備えている。この大面
積の一体的な接点は、並列な接点と電気的に接触し、並
列な接点と永久接触を形成するための少なくとも１つの
電気的な接触層を支持している。これにより、並列接点
の電圧降下が減少されそして各接点ごとに実質的に同程
度のものとされる。
めの多数の並列接点を有する大電力の多層半導体スイッ
チング装置が提供される。このスイッチング装置は、実
質的にその半導体材料の熱膨張特性に合致する材料より
成る大面積の一体的な接触手段を備えている。この大面
積の一体的な接点は、並列な接点と電気的に接触し、並
列な接点と永久接触を形成するための少なくとも１つの
電気的な接触層を支持している。これにより、並列接点
の電圧降下が減少されそして各接点ごとに実質的に同程
度のものとされる。
実施例 以下、添付図面を参照し、本発明の好ましい実施例を詳
細に説明する。
細に説明する。
第1B図は、非常に大きな電流を受け入れるための多数の
並列接点を有するゲートターンオフ（GTO）サイリスタ
装置を簡単な形態で示している。基本的に、アノード11
と、多数の接点12と、Ｐ型ベースに設けられたゲート接
点13とがある。一般に、各カソード接点12の下には、一
連のドープされたシリコン導電層、即ち、Ｎ＋、Ｎ−、
Ｎ及びＰ＋がある。第３図は、第1B図の上面図である
が、非常に大きな領域を含んでおり、これは、多数の並
列接点12の多数の円形領域（特に、14aないし14f）と、
ゲート接点バンド16及び17によって互いに接続された中
間のゲート接点13とを示している。
並列接点を有するゲートターンオフ（GTO）サイリスタ
装置を簡単な形態で示している。基本的に、アノード11
と、多数の接点12と、Ｐ型ベースに設けられたゲート接
点13とがある。一般に、各カソード接点12の下には、一
連のドープされたシリコン導電層、即ち、Ｎ＋、Ｎ−、
Ｎ及びＰ＋がある。第３図は、第1B図の上面図である
が、非常に大きな領域を含んでおり、これは、多数の並
列接点12の多数の円形領域（特に、14aないし14f）と、
ゲート接点バンド16及び17によって互いに接続された中
間のゲート接点13とを示している。
第４図は、上記の構成をより詳細に示すもので、各カソ
ード接点12は、Ｐ型メサによって取り巻かれたＮ＋メサ
の上部において相当に拡大されて示されており、谷領域
はＰ型ベース上に18で示すように形成され、そしてこの
ベース上には付着金属のゲート接点13が配置されてい
る。次いで、全てのゲート接点13は第３図に示すバンド
16及び17において引き出されている。
ード接点12は、Ｐ型メサによって取り巻かれたＮ＋メサ
の上部において相当に拡大されて示されており、谷領域
はＰ型ベース上に18で示すように形成され、そしてこの
ベース上には付着金属のゲート接点13が配置されてい
る。次いで、全てのゲート接点13は第３図に示すバンド
16及び17において引き出されている。
第３図に示すように、装置全体は比較的面積の大きいも
のであるから、熱負荷の問題も大きなものとなる。従っ
て、種々のフインガ12に対して単一の大きな一体的な接
触部を形成すると共に、第５図に示すような電圧降下の
変動（これは、単に圧力によって接点12に保持された公
知の平らな金属ディスクによって発生された）を回避す
るために、第1A図の大面積の一体的な接点21が設けら
れ、これは、GTOサイリスタ構造体のカソード磁極片を
形成する。このカソードは、その中央のコア部分22とし
て、例えば、砒素がドープされたシリコンＮ＋の半導体
材料を備えており、これは、第1B図の活性なサイリスタ
部分のシリコン材料の同様の熱膨張率の材料である。従
って、第1A図と第1B図の２つの部分間で熱膨張率もしく
は負荷が等しくなるように整合がとられる。これによ
り、カソード部分21、その金属化された外部層及び特に
その外部の銅の層23を、例えば、熱圧縮によって第1B図
のフィンガ12に永久に接合することができる。更に、典
型的に５×1018の密度で強くドープすることにより、順
方向電圧降下特性を改善するように導電率が向上され
る。
のであるから、熱負荷の問題も大きなものとなる。従っ
て、種々のフインガ12に対して単一の大きな一体的な接
触部を形成すると共に、第５図に示すような電圧降下の
変動（これは、単に圧力によって接点12に保持された公
知の平らな金属ディスクによって発生された）を回避す
るために、第1A図の大面積の一体的な接点21が設けら
れ、これは、GTOサイリスタ構造体のカソード磁極片を
形成する。このカソードは、その中央のコア部分22とし
て、例えば、砒素がドープされたシリコンＮ＋の半導体
材料を備えており、これは、第1B図の活性なサイリスタ
部分のシリコン材料の同様の熱膨張率の材料である。従
って、第1A図と第1B図の２つの部分間で熱膨張率もしく
は負荷が等しくなるように整合がとられる。これによ
り、カソード部分21、その金属化された外部層及び特に
その外部の銅の層23を、例えば、熱圧縮によって第1B図
のフィンガ12に永久に接合することができる。更に、典
型的に５×1018の密度で強くドープすることにより、順
方向電圧降下特性を改善するように導電率が向上され
る。
特に、シリコンコア22には、ショットキーバリアが形成
されるのを防止すると共にオーミック接触を改善するた
めに強くドープされたＮ＋＋表面層24が拡散される。こ
の表面層は、その密度が典型的に1020であり、これは、
当然、Ｎ＋コア22より２桁も大きいものである。次い
で、銅が半導体材料へ移動してこれに毒作用を与えたり
又はその寿命を縮めたりするのを防止するために銅の層
23と半導体材料との間に中間のチタン（Ti）層26が設け
られる。このTi層は（バリアとして働くのに加えて）接
着力を増加するようにも作用する。というのは、銅−チ
タン−シリコンは銅−シリコンよりも接着力が優れてい
るからである。又、チタンは、アルミニウムに良く接着
する。銅に代わって金又は銀を使用することもできる。
というのは、中間温度において熱圧縮接合を形成する材
料だからである。同様に、チタンのバリア／接着層に代
わって例えばクロムを使用することができる。又、シリ
コン接点21は、嵌合面が完全に平らでない場合には圧力
をより均一に分布させるためにシリコンよりもコンプラ
イアンスの高い非常に厚い（バリア／接着及び熱圧縮接
合金属に比して）金属層、例えば、５ミクロンのアルミ
ニウムを含んでもよい。これは、第1A図において、Ｎ＋
＋拡散層24とTi層26との間に25で示されている。
されるのを防止すると共にオーミック接触を改善するた
めに強くドープされたＮ＋＋表面層24が拡散される。こ
の表面層は、その密度が典型的に1020であり、これは、
当然、Ｎ＋コア22より２桁も大きいものである。次い
で、銅が半導体材料へ移動してこれに毒作用を与えたり
又はその寿命を縮めたりするのを防止するために銅の層
23と半導体材料との間に中間のチタン（Ti）層26が設け
られる。このTi層は（バリアとして働くのに加えて）接
着力を増加するようにも作用する。というのは、銅−チ
タン−シリコンは銅−シリコンよりも接着力が優れてい
るからである。又、チタンは、アルミニウムに良く接着
する。銅に代わって金又は銀を使用することもできる。
というのは、中間温度において熱圧縮接合を形成する材
料だからである。同様に、チタンのバリア／接着層に代
わって例えばクロムを使用することができる。又、シリ
コン接点21は、嵌合面が完全に平らでない場合には圧力
をより均一に分布させるためにシリコンよりもコンプラ
イアンスの高い非常に厚い（バリア／接着及び熱圧縮接
合金属に比して）金属層、例えば、５ミクロンのアルミ
ニウムを含んでもよい。これは、第1A図において、Ｎ＋
＋拡散層24とTi層26との間に25で示されている。
シリコンコア22の他の側には同様の層23、24及び26があ
る。Ｎ＋シリコンのコア層22は、約0.0015Ωcmの導電率
を与えるために砒素でドープされている。接触層23は、
好ましくは銅であるが、金や銀のような他の適当な導電
率の高い金属であってもよい。その目的は、これを、比
較的低い温度及び圧力、例えば、300℃において1000psi
で第1B図の並列接点12に接合させることである。
る。Ｎ＋シリコンのコア層22は、約0.0015Ωcmの導電率
を与えるために砒素でドープされている。接触層23は、
好ましくは銅であるが、金や銀のような他の適当な導電
率の高い金属であってもよい。その目的は、これを、比
較的低い温度及び圧力、例えば、300℃において1000psi
で第1B図の並列接点12に接合させることである。
第1B図を参照すれば、銅の接触フィンガ12の下には、チ
タン又はクロムの接着／バリア界面層31があり、この層
も、カソード接点21の場合には、半導体材料への銅の拡
散を防止する。これは、アルミニウム層32上に配置され
そしてこの層は、Ｎ＋の島部33の真上に付着される。ア
ルミニウムが選択されるのは、シリコン及びチタン層31
と良好にインターフェイスするからである。又、これ
は、ストレスの分布に関してカソード接点21について上
記したように圧縮コンプライアンスを発揮する。チタン
層については、クロム又はケイ化クロムのような別の材
料を使用することができる。又、シリコン装置に対する
アルミニウム接触層は、耐火金属でもよいし或いは耐火
金属ケイ化物でもよく、この場合は、バリア／接着層が
任意なものとなる。
タン又はクロムの接着／バリア界面層31があり、この層
も、カソード接点21の場合には、半導体材料への銅の拡
散を防止する。これは、アルミニウム層32上に配置され
そしてこの層は、Ｎ＋の島部33の真上に付着される。ア
ルミニウムが選択されるのは、シリコン及びチタン層31
と良好にインターフェイスするからである。又、これ
は、ストレスの分布に関してカソード接点21について上
記したように圧縮コンプライアンスを発揮する。チタン
層については、クロム又はケイ化クロムのような別の材
料を使用することができる。又、シリコン装置に対する
アルミニウム接触層は、耐火金属でもよいし或いは耐火
金属ケイ化物でもよく、この場合は、バリア／接着層が
任意なものとなる。
カソード21及びその銅接触層23を第1B図の多数の並列接
点12に永久的に接合するために、第２図に示すようにカ
ソード及びアノードの両側に圧力と熱が加えられる。こ
のような圧力は典型的に300℃の温度において1000psiで
ある。然し乍ら、これは重要なことではない。温度につ
いては、400℃より低くなければならない。というの
は、これは、アルミニウムが或る量のシリコンを分解し
始める温度だからである。次いで、圧力は、当然なが
ら、材料自体の構造特性によって制限される。種々の接
点12は、概略的に示されているだけであるが、一般的に
は、第３図の形態をとる。接合についての重要な特徴
は、装置の表面に沿って横方向に移動して例えばゲート
を短絡するような液体が形成されないことである。然し
乍ら、ゲートの接点が不動態化された場合には、液体の
影響を最小にすることができる。
点12に永久的に接合するために、第２図に示すようにカ
ソード及びアノードの両側に圧力と熱が加えられる。こ
のような圧力は典型的に300℃の温度において1000psiで
ある。然し乍ら、これは重要なことではない。温度につ
いては、400℃より低くなければならない。というの
は、これは、アルミニウムが或る量のシリコンを分解し
始める温度だからである。次いで、圧力は、当然なが
ら、材料自体の構造特性によって制限される。種々の接
点12は、概略的に示されているだけであるが、一般的に
は、第３図の形態をとる。接合についての重要な特徴
は、装置の表面に沿って横方向に移動して例えばゲート
を短絡するような液体が形成されないことである。然し
乍ら、ゲートの接点が不動態化された場合には、液体の
影響を最小にすることができる。
ゲートチャンネル34及び35は、ゲート15及び17への導電
性リードを引き出せるようにカソード部片21内に配置さ
れる。或いは又、カソード部片21は、チャンネル34及び
35のまわりの点線で示すように中央の円板部（中心に穴
を有する）と外側のリングとに分割されて、ゲートの接
触点に直接電気的接続できるようにしてもよい。ゲート
がカソードのフィンガ接点と同じレベルにあるような多
接点装置（例えば、パワートランジスタ）においては、
カソード、部片21は、ゲートとの接触又はゲートへの接
合を回避するようにその嵌合面を予めエッチングするこ
とができる。
性リードを引き出せるようにカソード部片21内に配置さ
れる。或いは又、カソード部片21は、チャンネル34及び
35のまわりの点線で示すように中央の円板部（中心に穴
を有する）と外側のリングとに分割されて、ゲートの接
触点に直接電気的接続できるようにしてもよい。ゲート
がカソードのフィンガ接点と同じレベルにあるような多
接点装置（例えば、パワートランジスタ）においては、
カソード、部片21は、ゲートとの接触又はゲートへの接
合を回避するようにその嵌合面を予めエッチングするこ
とができる。
上記圧力及び熱を加えて永久的な接合を形成すると、第
５図に示すような本質的に平坦な電流特性が与えられ
る。換言すれば、接点ごとの変動がなくなる。従って、
例えば、ターンオフ時に過大な電流を搬送する１つ又は
小さなグループの接点がなくなるので、装置の動作が著
しく改善される。
５図に示すような本質的に平坦な電流特性が与えられ
る。換言すれば、接点ごとの変動がなくなる。従って、
例えば、ターンオフ時に過大な電流を搬送する１つ又は
小さなグループの接点がなくなるので、装置の動作が著
しく改善される。
第1B図に示した金属層の典型的な寸法は、アルミニウム
層32が５ミクロンであり、チタニウム層31が1500Åであ
りそして銅の層31がミクロンである。
層32が５ミクロンであり、チタニウム層31が1500Åであ
りそして銅の層31がミクロンである。
半導体処理という観点から、種々の半導体層は、典型的
な蒸着又はスパッタリング技術によって形成される。本
発明は、好ましい実施例に示したようなゲートターンオ
フサイリスタに加えて、多数の並列接点が設けられた比
較的大面積の他の大電流装置にも適用することができ
る。一般に、これは、従来の接触方法に比べて著しい改
善をもたらす。というのは、例えば、シリコンウェハと
金属カソードの極片との間には本来不整合があるので、
接点フィンガと一体的な極片との間で相対的な横方向移
動即ち「こすり」移動を行えるようにするためには環式
の接点が必要とされる。本発明においては、少なくとも
接点フィンガにおいてこすり移動が生じることはなく、
従って、これらの重要な接触点において非常に均一で且
つ低い順方向電圧降下が得られるだけでなく、機械的な
こすり動作がなくなったことにより非常に信頼性の高い
然も丈夫な装置がもたらされる。
な蒸着又はスパッタリング技術によって形成される。本
発明は、好ましい実施例に示したようなゲートターンオ
フサイリスタに加えて、多数の並列接点が設けられた比
較的大面積の他の大電流装置にも適用することができ
る。一般に、これは、従来の接触方法に比べて著しい改
善をもたらす。というのは、例えば、シリコンウェハと
金属カソードの極片との間には本来不整合があるので、
接点フィンガと一体的な極片との間で相対的な横方向移
動即ち「こすり」移動を行えるようにするためには環式
の接点が必要とされる。本発明においては、少なくとも
接点フィンガにおいてこすり移動が生じることはなく、
従って、これらの重要な接触点において非常に均一で且
つ低い順方向電圧降下が得られるだけでなく、機械的な
こすり動作がなくなったことにより非常に信頼性の高い
然も丈夫な装置がもたらされる。
かくて、改良された大電力の多層半導体スイッチング装
置が提供された。
置が提供された。
第1A図は、本発明によるカソード接点の部分斜視図、 第1B図は、本発明による半導体スイッチング装置のアノ
ード部分を示す断面図、 第２図は、第1A図及び第1B図の簡単な組み立て図であっ
て、本発明の構成プロセスを示す図、 第３図は、相当に大きな領域を示す第1A図の平面図、 第４図は、実質的に第1A図の４−４線に沿った平面図、
そして 第５図は、公知装置の特性曲線を示す図である。 11……アノード、12……接点 13……ゲート接点 16、17……ゲート接点バンド 18……谷 21……カソード部分 23……外層、24……表面層 26……チタン層 31……界面層 32……アルミニウム層、33……島部 34、35……ゲートチャンネル
ード部分を示す断面図、 第２図は、第1A図及び第1B図の簡単な組み立て図であっ
て、本発明の構成プロセスを示す図、 第３図は、相当に大きな領域を示す第1A図の平面図、 第４図は、実質的に第1A図の４−４線に沿った平面図、
そして 第５図は、公知装置の特性曲線を示す図である。 11……アノード、12……接点 13……ゲート接点 16、17……ゲート接点バンド 18……谷 21……カソード部分 23……外層、24……表面層 26……チタン層 31……界面層 32……アルミニウム層、33……島部 34、35……ゲートチャンネル
Claims (12)
- 【請求項１】非常に大きな電流を受け入れるための多数
の並列接点を有する大電力用の多層半導体スイッチング
装置において、実質的にこのスイッチング装置の上記半
導体材料の熱膨張特性に合致する材料より成る大面積の
一体的な接触手段を具備し、この一体的な接触手段は、
上記並列接点に電気的に接触し、そしてこの大面積の一
体的な接触手段は、上記装置の上記並列接点と熱圧縮接
合を形成して結合間の相対的な移動を禁止する少なくと
も１つの電気的な接触層を支持し、上記並列接点及び上
記大面積の一体的な接触手段の両方が比較的低い温度で
上記熱圧縮接合を形成することのできる少なくとも一つ
の電気的な接触層を支持し、これにより、上記並列接点
の電圧降下が減少されると共に、上記接点の各々に対し
てこの電圧降下が実質的に同じであるようにされたこと
を特徴とするスイッチング装置。 - 【請求項２】上記スイッチング装置は、ゲートターンオ
フサイリスタである特許請求の範囲第１項に記載のスイ
ッチング装置。 - 【請求項３】上記一体的な接触手段は、上記接触層を形
成するように被覆された外面を有する平らな円板の形状
である特許請求の範囲第１項に記載のスイッチング装
置。 - 【請求項４】上記接触手段の材料へ銅が移動するのを防
止するように上記銅の下にチタンの層を備えた特許請求
の範囲第３項に記載のスイッチング装置。 - 【請求項５】上記スイッチング装置の上記並列接点は、
上記一体的な接触手段の上記接触層に接触するための銅
の外層を含んでいる特許請求の範囲第３項に記載のスイ
ッチング装置。 - 【請求項６】上記一体的な接触手段は、上記接触層を支
持するための強くドープされた表面拡散層を有する半導
体材料で形成される特許請求の範囲第３項に記載のスイ
ッチング装置。 - 【請求項７】上記スイッチング装置の並列接点は、圧縮
コンプランアンスとして比較的柔軟であって上記スイッ
チング装置の上記半導体材料と良好なオーミック接触を
なす金属で形成された第１の圧縮コンプライアンス層
と、上記一体的な接触手段の上記接触層に良好に結合す
る金属の第３の外側層と、上記第１及び第３の層に良好
に接着すると共に上記半導体材料への金属の移動を防止
する第２の中間層とを備えている特許請求の範囲第１項
に記載のスイッチング装置。 - 【請求項８】上記第１の層はアルミニュウムであり、上
記第２の層は、チタン及びクロムより成るグループの中
の１つであり、そして上記第３の層は、銅、金及び銀よ
り成るグループの中の１つである特許請求の範囲第７項
に記載のスイッチング装置。 - 【請求項９】上記一体的な接触手段は、圧縮コンプライ
アンスアルミニュウムの層を含んでいる特許請求の範囲
第３項に記載のスイッチング装置。 - 【請求項１０】上記一体的な接触手段は、少なくとも10
18原子/cm3のドーピング密度を有する半導体材料のコア
より成る特許請求の範囲第１項に記載のスイッチング装
置。 - 【請求項１１】上記半導体材料は、1018原子/cm3よりも
少なくとも２桁大きい密度を有する強くドープされた表
面拡散層を備えている特許請求の範囲第10項に記載のス
イッチング装置。 - 【請求項１２】非常に大きな電流を受け入れるための多
数の並列接点を有する大電力用の多層半導体スイッチン
グ装置を製造する方法において、 前記並列接点を支持する半導体材料のスイッチング装置
を設け、 前記スイッチング装置の半導体材料の熱膨張特性に合致
する材料から成り、 少なくとも一つの電気的な接触層を支持する大面積の一
体的な接触手段を設け、そして 前記接触層を熱圧縮によって前記並列接点に接続するこ
とから成る多層半導体スイッチング装置を製造する方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US92367486A | 1986-10-27 | 1986-10-27 | |
| US923674 | 1986-10-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63115375A JPS63115375A (ja) | 1988-05-19 |
| JPH0795595B2 true JPH0795595B2 (ja) | 1995-10-11 |
Family
ID=25449080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27157887A Expired - Lifetime JPH0795595B2 (ja) | 1986-10-27 | 1987-10-27 | 多数の並列接点を有する大電力用の多層半導体スイッチング装置及び製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0266093B1 (ja) |
| JP (1) | JPH0795595B2 (ja) |
| DE (1) | DE3781861T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0662708A1 (en) * | 1994-01-06 | 1995-07-12 | Harris Corporation | Thermocompression bonding using an aluminium-gold intermetallic |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1283970B (de) * | 1966-03-19 | 1968-11-28 | Siemens Ag | Metallischer Kontakt an einem Halbleiterbauelement |
| US3599060A (en) * | 1968-11-25 | 1971-08-10 | Gen Electric | A multilayer metal contact for semiconductor device |
| JPS5124870A (en) * | 1974-08-23 | 1976-02-28 | Matsushita Electric Industrial Co Ltd | Handotaisochi |
| JPS527675A (en) * | 1975-07-09 | 1977-01-20 | Hitachi Ltd | Semiconductor device |
| US4127863A (en) * | 1975-10-01 | 1978-11-28 | Tokyo Shibaura Electric Co., Ltd. | Gate turn-off type thyristor with separate semiconductor resistive wafer providing emitter ballast |
| JPS551982A (en) * | 1978-07-24 | 1980-01-09 | Gen Electric | Method of diffusion connecting metallic foil to structural copper and its device |
| JPS5839047A (ja) * | 1981-09-02 | 1983-03-07 | Hitachi Ltd | 半導体装置およびその製法 |
| FR2569052B1 (fr) * | 1984-08-10 | 1987-05-22 | Thomson Csf | Procede d'interconnexion de circuits integres |
| EP0224141A3 (en) * | 1985-11-21 | 1989-06-14 | General Electric Company | Improved semiconductor power devices |
-
1987
- 1987-10-14 DE DE8787309075T patent/DE3781861T2/de not_active Expired - Fee Related
- 1987-10-14 EP EP19870309075 patent/EP0266093B1/en not_active Expired - Lifetime
- 1987-10-27 JP JP27157887A patent/JPH0795595B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0266093A3 (en) | 1988-09-28 |
| EP0266093B1 (en) | 1992-09-23 |
| EP0266093A2 (en) | 1988-05-04 |
| DE3781861D1 (de) | 1992-10-29 |
| DE3781861T2 (de) | 1993-04-01 |
| JPS63115375A (ja) | 1988-05-19 |
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