JPH0795676B2

JPH0795676B2 - デューテイ調整回路を備えたクロツクパルス発生回路

Info

Publication number: JPH0795676B2
Application number: JP59224080A
Authority: JP
Inventors: 成弘亀島; 克明高木; ▲吉▼宗萩原; 孝樹野口; 圭次郎進藤; 実石井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-10-26
Filing date: 1984-10-26
Publication date: 1995-10-11
Anticipated expiration: 2010-10-11
Also published as: JPS61103312A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、クロツクパルス発生回路に関し、特に、パル
スのデユーテイを調整する回路を備え、データ処理装置
を組込むのに適したクロツクパルス発生回路に関する。

〔発明の背景〕

発生するパルスのデユーテイが指定された値を持つこと
を必要とする回路の典型として、データ処理装置などの
デイジタル装置の制御に不可欠なクロツクパルス発生回
路がある。従来のクロツクパルス発生回路の代表的な構
成は、第３図のようなものである（渡辺弘之著「コンピ
ユータ設計技術〔１〕」CQ出版社発行1973年、第156〜1
58頁参照）。パルス発振器１は、例えば、水晶発振器と
その出力で駆動される無安定マルチバイブレータとから
なり、第４図に示すように、その出力（4f）は、フリツ
プフロツプ２により分周されて、デユーテイ（１周期に
対する“高”レベル期間の割合）が50％のパルス（2f）
となる。一般に、無安定マルチバイブレータのような発
振器の出力としてデユーテイが50％のパルスを得ること
は、高周波領域においては困難なため、フリツプフロツ
プ２を置くことになる。フリツプフロツプ２の出力は、
更にフリツプフロツプ群（例えばリングカウンタ）３に
与えられて、半分の周波数を有する多相クロツクパルス
φ1,φ2,▲▼，▲▼に変成され、被制御装置
（例えばコンピュータ）４に与えられる。この多相クロ
ツクパルスの各相は、デユーテイ50％で、互に1/4周期
の位相差を持ち、その周波数はパルス発振器１のそれの
1/4である。

この型の回路は、所要クロツク周波数の４倍の周波数の
パルス発振器を必要とするのが難点である。換言すれ
ば、被制御装置は、パルス発振器の1/4以上の周波数で
は動作できない。したがつて、パルス発振器と被制御装
置が上限周波数の等しい素子で構成されているとすれ
ば、被制御装置は本来可能な速度の1/4の速度に甘んじ
なければならないことになる。また、このような高い周
波数の信号については、寄生容量等の影響についても格
別の配慮が必要であり、更には、それが被制御装置の内
部に雑音を誘起して、誤動作を発生させるおそれもあ
る。

特に大規模集積回路においては、これらの問題の影響が
大きい。

〔発明の目的〕

本発明の目的は、分周操作を経ることなく、パルスのデ
ユーテイを所望の値に調整する回路を提供し、それによ
り、クロツクパルス発生回路における、高周波パルス源
の存在に伴なう前記諸問題を解決することにある。

〔発明の概要〕

本発明のデユーテイ調整回路は、信号の位相に関して相
補的な（すなわち、互いに逆位相、あるいは論理的肯定
と否定の関係）な二つの段のそれぞれに、入力パルスの
立上り縁又は立下り縁の一方のみに対して遅延制御を行
なう遅延回路と、各遅延回路の時定数を制御するための
電圧を発生する制御回路とを備える。この制御回路にお
いて、時定数制御電圧を生じるコンデンサが、制御信号
により動作する切換回路を介して、充電用電流源と放電
用電流源に接続されており、これら電流源の固有電流の
比は、最終出力パルスが持つべき所定のデユーテイーに
対応する値に設定される。

各制御回路における切換回路は、それが制御する遅延回
路の出力パルスのレベルに応じて動作させてもよいし、
あるいは、第１の遅延回路の入力パルスと第２の遅延回
路の出力パルスの論理組合せに応じて動作させてもよ
い。

〔発明の実施例〕

第１図は、本発明の予備的な説明をするための回路を示
す。入力パルスf_iは、CMOSインバータ５を駆動し、この
インバータ５の出力は遅延回路６で遅延される。遅延回
路６の出力は、再びCMOSインバータ７を経て、遅延回路
８を通り、出力パルスf₀となる。遅延回路６と８は同じ
構造のものであつて、可変抵抗として作用するＮチヤン
ネルMOSトランジスタT_rとコンデンサＣからなり、T_rと
Ｃの時定数が主たる遅延作用を生じる。入力パルスf_iと
遅延回路６の出力′₀は、位相に関して相補的、すな
わち逆位相の関係にあり、この′₀と出力パルスf₀も
逆位相であるから、結局、出力パルスf₀は、入力パルス
f_iと同相で、遅延回路６と８による各遅延量の和だけ遅
延されたものとなる。本発明の基本的特徴の一つは、こ
のように、２個の遅延回路が、信号の位相に関して相補
的な段に設けられた点にある。

パルスの操作のために遅延回路を用いること自体は、周
知であり、前記の型の遅延回路も、そのT_rのゲート電圧
を制御することによつて遅延時間を調整することができ
るため、集積回路においてしばしば用いられている（例
えば特開昭58−191522号公報参照）。ところが、このよ
うな遅延回路は、第２図に示すように、入力パルスf_iの
立上り縁とそれに対応する出力パルス′₀の立下り
縁の間の遅延時間t₁と、f_iの立下り縁とそれに対応
する′₀の立上り縁の間の遅延時間t₂とが、一般に
は等しくない（すなわち、入力と出力のデユーテイが異
なる）という点で、問題がある。この現象の原因の一つ
は、CMOSインバータ５を構成するＰチヤンネルMOSトラ
ンジスタとＮチヤンネルMOSトランジスタについて、そ
れらのON抵抗を完全に一致させることが集積回路の製造
技術上困難なため、コンデンサＣの充電路と放電路の抵
抗に相違をきたすことにある。

もう一つの原因は、抵抗として用いられているMOSトラ
ンジスタT_rの性質にある。すなわち、MOSトランジスタ
のソース・ドレイン間抵抗R_DSは、ゲート・ソース間電
圧V_GSによつて変化し、特に、V_GSが小さくなつて閾値に
近付くと、R_DSは急激に増大する。一方、遅延回路６の
要素であるMOSトランジスタT_rにおいて、コンデンサＣ
に接続された電極は、充電又は放電のいずれか一方の期
間中ソースとして作用する。その場合（第１図ではイン
バータ５の出力が高電位の時）、充電又は放電の進行に
つれて、V_GSは次第に減少し、したがつて、R_DSが次第に
増加するから、充電又は放電の速度が低下する。この結
果は、遅延時間の引延ばしとなつて現われる。しかし、
コンデンサＣに接続された電極がドレインとして作用す
る動作期間中（第１図ではインバータ５の出力が低電位
の時）は、このような現象は生じない。そのために、入
力パルスの立上り縁と立下り縁に対する遅延の不均衡が
生じる。

しかるに、第１図に示した回路では、信号の位相に関し
て相補的な２つの段に遅延回路を配置した結果、前記現
象が相殺されて、立上り縁と立下り縁に対する遅延時間
が同一になる。すなわち、第２図における波形′₀とf
₀に示されるように、第２段の回路7,8は、f_iと逆位相の
パルス′₀を入力とするため、′₀の立下り縁に対
してf₀の立上り縁がt₂の遅れとなり、そして、′₀
の立上り縁に対してf₀の立下り縁がt₁の遅れとな
る。その結果、最終出力f₀は、入力f_iに対して、立上り
縁と立下り縁が共にt₁＋t₂の遅れを持ち、結局、同一デ
ユーテイで位相のみが異なるものとなる。

以上述べたような１対の遅延回路を利用して、入力パル
スと所定の位相関係（例えば1/4周期遅れ）にある同一
デユーテイの出力パルスを得ることができる。第１図に
おいて、制御回路９は、入力パルスf_iと出力パルスf₀を
受けてそれらの位相差を検出し、その値に応じて遅延回
路６及び８のMOSトランジスタT_rのゲート電圧を制御す
ることにより、それらの抵抗値を変化させて、遅延特性
を調整する。

本発明は、これとは趣を異にし、前記のような位置に配
置された両遅延回路において、立上り縁又は立下り縁の
いずれか一方の遅延時間のみを制御することにより、デ
ユーテイ調整を行なう。

第５図は、本発明の一実施例であるデユーテイ調整回路
を示す。この回路は、任意のデユーテイを持つ入力パル
スf_iを受けて、所定のデユーテイ（例えば50％）を持つ
同一周波数の出力パルスf₀を発生するものであつて、位
相に関して相補的な段に配置されたパルス幅調整回路1
3,15と、それらのそれぞれのための制御回路14,16を備
えている。17〜20はインバータである。回路13と15及び
同14と16は、それぞれ同一構造のものであるから、回路
15と16の内部構造の図示は省略してある。ただし、回路
13と14及び回路15と16における符号（イ）〜（ニ）は、
互に対応する回路上の点を示す。

パルス幅調整回路13は、入力パルスf_iの立上り縁のみを
遅延させる回路であり、かつ、その遅延時間は制御電圧
V_Gにより調整可能である。入力パルスf_iは、Ｐチヤンネ
ルMOSトランジスタ21とＮチヤンネルMOSトランジスタ23
からなるCMOSインバータに与えられる。ＰチヤンネルMO
Sトランジスタ21のドレインは直接コンデンサC₁に接続
され、ＮチヤンネルMOSトランジスタ23のドレインは、
抵抗として作用するＮチヤンネルMOSトランジスタ22の
ソース・ドレイン回路を介して、コンデンサC₁に接続さ
れている。ＮチヤンネルMOSトランジスタ22のソース・
ドレイン抵抗は、そのゲートに制御回路14から与えられ
る制御電圧V_Gによつて制御されて、遅延時間を調整す
る。回路13の出力′₀はインバータ17で反転されて
ｆ′₀となり、このｆ′₀は、制御回路14の入力となると
ともに、インバータ18を経て次段のパルス幅調整回路15
の入力_iとなる。次段のパルス幅調整回路15の出力
ｆ″₀は、インバータ19により反転されて₀となり、こ
の₀は制御回路16の入力となるとともに、インバータ2
0で再度反転されて、最終出力f₀となる。

第６図は、第５図の回路の動作を説明するための波形図
である。第６図（ａ）を参照して、入力パルスf_iが高レ
ベルから低レベルに変わると、ＰチヤンネルMOSトラン
ジスタ21が導通し、コンデンサC₁を急速に充電する。し
たがつて、入力パルスf_iの立下り縁と、それに対応する
インバータ17の出力パルスｆ′₀の立下り縁との間の遅
延時間は極めて小さい。しかし、入力パルスf_iが低レベ
ルから高レベルに変わると、ＰチヤンネルMOSトランジ
スタ21は非導通となり、代つてＮチヤンネルMOSトラン
ジスタ23が導通し、コンデンサC₁の電荷はＮチヤンネル
MOSトランジスタ22のソース・ドレイン抵抗を通つて放
電される。そのため、放電は緩やかに行なわれ、その結
果、インバータ17の出力パルスｆ′₀の立上り縁は、対
応する入力パルスf_iの立上り縁に対して、t₁だけ遅延さ
れる。

この遅延時間を調整するための制御電圧V_Gは、制御回路
14におけるコンデンサC₂の電圧である。コンデンサC
₂は、適当な値の抵抗Ｒを通して、定電流源24から充電
されるか、又は定電流源27へ放電する。これらの定電流
源は、MOSトランジスタのソース・ドレイン電流がゲー
ト・ソース電圧の関数であることを利用して実現され
る。ＰチヤンネルMOSトランジスタ25とＮチヤンネルMOS
トランジスタ26は、インバータ17の出力パルスｆ′₀を
受けて、充電用定電流源24及び放電用定電流源27を交互
にコンデンサC₂に接続するための、切換回路を構成す
る。すなわち、ｆ′₀が低レベルにある期間中は、Ｐチ
ヤンネルMOSトランジスタ25が導通して、定電流源24か
らコンデンサC₂を充電し、ｆ′₀が高レベルにある期間
中は、ＮチヤンネルMOSトランジスタ26が導通して、コ
ンデンサC₂は定電流源27へ放電する。したがつて、コン
デンサC₂の平均電荷、すなわち制御電圧V_Gは、ｆ′₀の
高レベル期間が低レベル期間に比して長いほど減少傾向
が強い。そして、制御電圧V_Gが小さくなるほど、Ｎチヤ
ンネルMOSトランジスタ22のソース・ドレイン抵抗は大
きくなり、その結果、立上り縁の遅延時間t₁が増大し、
出力パルスｆ′₀の高レベル期間が減少する。すなわ
ち、パルス幅調整回路13は、入力パルスf_iの高レベル期
間、換言すればデユーテイを減少させる方向に作用し、
１周期におけるコンデンサC₂の充電量と放電量が平衡す
るデユーテイの出力パルスｆ′₀が得られた状態で、定
常状態になる。定常状態に達したときの出力パルスｆ′
₀のデユーテイは、定電流源24と27の固有電流値によつ
て定まり、例えば、両者を等しく設定すれば、ｆ′₀の
デユーテイは50％となる。

しかし、この回路13は、前記定常状態において得られる
デユーテイに等しいかそれよりも小さいデユーテイの入
力パルスに対しては、単なるインバータとして作用す
る。例えば、第６図（ｂ）に示すように、高レベル期間
の短い入力パルスf_iが加えられた場合、コンデンサC₂の
充電期間t_cnが放電期間t_Dnよりも長いため、制御電圧V_G
は増大の一途をたどり、遂には定電流源24の電源電圧に
達して、ＮチヤンネルMOSトランジスタ22のソース・ド
レイン抵抗は充分低くなる。また、入力パルスが既に定
常状態での出力パルスと同じデユーテイを有していれ
ば、制御電圧V_Gが充分高く、遅延を生じない状態で、充
・放電が平衡する。したがつて、これらの場合には、入
力パルスの立上り縁に対する遅延機能が実質上失われ、
単なるインバータと同じことになるのである。

第２段のパルス幅調整回路15とその制御回路16自体の構
造と動作は、回路13と14のそれと同じである。ただし、
回路15の入力_iは、回路13の入力f_iと逆位相の関係に
ある。したがつて、回路15は、初段の入力パルスf_iに対
して、回路13とは逆に、立下り縁のみを遅延させること
により、デユーテイを増大させる方向に働く。

第５図の回路の全体としての動作を、出力パルスf₀のデ
ユーテイを50％に調整する場合について説明する。この
場合、両制御回路14,16における定電流源24と27の固有
電流値は、同一値に設定される。第６図（ａ）は、入力
パルスf_iの低レベル期間が高レベル期間よりも極端に短
い場合を示す。周期T₁において、入力パルスf_iの立上り
縁がt₁だけ遅延された出力パルスｆ′₀が得られる。こ
のとき、出力パルスｆ′₀の低レベル期間、すなわちコ
ンデンサC₂の充電期間t_C1は、高レベル期間、すなわち
放電期間t_D1より短いから、次の周期T₂におけるコンデ
ンサC₂の電圧、すなわち制御電圧V_Gは低下し、遅延時間
t₂はt₁よりも大きくなる。この傾向は周期T₄に入るまで
続いて、遅延時間はt₁＜t₂＜t₃＜t₄と増加し、周期T₄に
おいて、出力パルスｆ′₀の低レベル期間t_C4と高レベル
期間t_D4が等しくなる。ここでコンデンサC₂の充・放電
は平衡し、周期T₅における遅延時間t₅はt₄と変わらず、
以降、この状態が維持されて、出力パルスｆ′₀はデユ
ーテイ50％を保つ。

この間、第２段のパルス幅調整回路15は、その入力′
₀の反転信号を受け、これは、低レベル期間が高レベル
期間よりも長い。したがつて、この回路15は前述のよう
に単なるインバータとして働く。

第６図（ｂ）は、逆に、入力パルスf_iの高レベル期間が
低レベル期間よりも極端に短い場合を示す。この場合、
初段のパルス幅調整回路13は、前述のように単なるイン
バータとして働く。しかし、第２段のパルス幅調整回路
15の入力_iは、第６図（ａ）における入力f_iに相当す
る。したがつて、この回路15は、第６図（ａ）に関して
説明した回路13と同様にして、その入力パルス_iの立
上り縁、すなわち初段の入力パルスf_iの立下り縁に対す
る遅延を増大するように作用して、最終段にデユーテイ
50％の出力パルスf₀が発生される。

制御回路14,16内の定電流源24,27の固有電流値の比率を
選定することにより、出力パルスのデユーテイを所望の
値に調整することができる。

第７図は、本発明の別の実施例を示す。この回路は、位
相調整とデユーテイ調整のいずれにも利用することがで
き、また、第３図における分周器２及びフリツプフロツ
プ群３の部分に代わりうるものである。鎖線で囲まれた
回路28と29は同一構造のものであり、そのため、後者の
内部構造の図示は省略し、ただ、両回路の主要対応点を
符号（ホ）〜（リ）で示してある。また、両回路中で破
線で囲まれた部分13と15は、第５図におけるパルス幅調
整回路13と同一である。制御電圧V_Gを発生するための制
御回路部分も、本質的には第５図における制御回路14と
同じであつて、ただ、定電流源30と31が回路28と29に共
通に設けられた点と、初期設定用にＰチヤンネルMOSト
ランジスタ32とＮチヤンネルMOSトランジスタ33が付加
された点とが異なるだけである。しかし、充放電切換用
のトランジスタ25と26を制御する信号は、この回路にあ
つては、入力パルスｆ_φ１及びその反転信号▲▼
と、出力パルスｆ_φ２及びその反転信号▲▼の間
の位相差を表わす信号▲▼，D_Ch1，▲▼，
D_Ch2である。これらの位相差信号の発生については後述
する。それぞれ２段のインバータからなる回路34及び35
は、単なるバツフアとして挿入されている。インバータ
36及び37は、それぞれ出力パルスｆ_φ２及び入力パルス
ｆ_φ１の反転信号を得るためのものである。

動作の開始に先立つて、初期設定パルスf_Sを適当な時間
低レベルに落とし、回路28及び29の双方におけるＰチヤ
ンネルMOSトランジスタ32を導通とし、ＮチヤンネルMOS
トランジスタ33を非導通とする。これにより、両回路の
コンデンサC₂は充分に充電され、制御電圧V_Gは高い値を
とる。したがつて、この状態において、回路13と15は、
第５図に関して述べたように、単なるインバータとして
働き、パルス幅調整機能は発揮しない。初期設定パルス
f_Sが高レベルになると、トランジスタ32は非導通とな
り、同33は導通して、定電流源30と31によるコンデンサ
C₂の充放電が可能になり、調整動作が行なわれる。

入力パルスｆ_φ１のデユーテイが50％である場合に、第
７図の回路は、基本的に、位相調整回路として働く。回
路28は、制御電圧V_Gの値に応じて、第８図（ａ）に示す
ように、入力パルスｆ_φ１の立上り縁のみがt_pd1だけ遅
延された出力パルス_d1を発生する。同様に、回路29
は、第８図（ｂ）に示すように、その入力パルス（すな
わち回路28の出力パルス）_d1の立上り縁、したがつて
初段の入力パルスｆ_φ１の立下り縁のみが、t_pd2だけ遅
延された出力パルス_φ２を発生する。ところで、定電
流源30及び31が回路28及び29に共通であるため、両回路
による遅延量t_pd1とt_pd2は等しい。したがつて、出力パ
ルスｆ_φ２は、入力パルスｆ_φ１を全体としてt_pd1（＝
t_pd2）だけ遅延したものとなり、これは位相を変えたこ
とに帰着する。

この遅延量、すなわち位相差の制御は、入力パルスと出
力パルスの位相差に応じてコンデンサC₂の充放電を制御
することによつて行なわれる。そのため、NAND回路38
は、_φ２とｆ_φ１を受けて、第９図に示すように、立
上り縁の遅延時間t_f1を示す信号▲▼を発生し、
これにより回路28の充電路トランジスタ25を駆動し、ま
た、AND回路39は、ｆ_φ２とｆ_φ１を受けて、ｆ_φ２の
立上りからｆ_φ１の立下りまでの時間ｔ_f2を示す信号D
_ch1を発生し、これにより回路28の放電路トランジスタ2
6を駆動する。その結果、回路28は、第５図における回
路13及び14と同様に、コンデンサC₂の充放電が平衡する
ように、ｆ_φ１の立上り縁に対する遅延時間t_f1を調整
する。定電流源30と31の固有電流値が等しければ、t_f1
＝t_f2となり、ｆ_φ１の立上り縁は、1/4周期に相当する
遅延を受けることになる。

他方、NAND回路40は、ｆ_φ２と_φ１を受けて、立下り
縁の遅延時間t_b1を示す信号▲▼を発生し、これ
により回路29の充電路トランジスタを駆動し、また、AN
D回路41は、_φ２と_φ１を受けて、_φ２の立上り
から_φ１の立下りまでの時間t_b2を示す信号D_ch2を発
生し、これにより回路29の放電路トランジスタを駆動す
る。その結果、回路28の場合と同様にして、ｆ_φ１の立
下り縁も、1/4周期に相当する遅延を受けることにな
る。

以上の結果、定電流源30と31の固有電流値が等しい場合
には、出力パルスｆ_φ２は、入力パルスｆ_φ１に対して
1/4周期の位相差を有するものとなる。この位相差は、
定電流源30と31の固有電流値の比を変えることによつて
変更することができる。

以上に説明した回路の出力を適当な論理回路によつて結
合すれば、周波数逓倍機能が容易に実現される。NOR回
路42とAND回路43はそのことを例示するものであつて、
前者は、D_ch1とD_ch2を受けてｆ_φ１の２倍の周波数のパ
ルスを生成し、後者は、▲▼と▲▼を受け
て前記パルスと逆位相のパルスを生成する。入力パルス
ｆ_φ１のデユーテイが50％で、それと出力パルスｆ_φ２
の位相差が1/4周期であれば、前記逓倍パルスのデユー
テイも50％となる。

また、第７図の回路は、デユーテイ調整回路としても機
能する。例えば、定電流源30と31の固有電流値を等しく
設定すると、前述の位相調整作用の説明から明らかなよ
うに、t_f1とt_f2が等しく、また、t_b1とt_b2が等しくなる
が、このことは、ｆ_φ２の立上り縁がｆ_φ１の高レベル
期間の中央で生じ、かつ、ｆ_φ２の立下り縁がｆ_φ１の
低レベル期間の中央で生じることを意味する。したがつ
て、第10図に示すように、入力パルスｆ_φ１のデユーテ
イの如何にかかわらず、出力パルスｆ_φ２の高レベル期
間は1/2周期に等しくなり、出力パルスｆ_φ２のデユー
テイは50％となる。

一般には、t_f1とt_f2の比及びt_b1とt_b2の比が定電流源31
と30の固有電流値の比に等しくなり、したがつて、ｆ
_φ１の高レベル期間におけるｆ_φ２の立上り縁の位置
と、ｆ_φ１の低レベル期間におけるｆ_φ２の立下り縁の
位置は、いずれも、定電流源30と31の固有電流値の比に
対応する。その結果、ｆ_φ１の電流が50％の場合を除き
（この場合には、前述のように、位相調整のみが行なわ
れる）、ｆ_φ２の高レベル期間と低レベル期間の比は、
定電流源30と31の固有電流値の比によつて決まることに
なる。

第５図及び第７図の実施例において、回路13,15として
入力パルスの立下り縁のみを遅延させる回路を用いて
も、同様な結果が得られる。また、使用するトランジス
タも、他の形式あるいは種類のもので代替しうることは
いうまでもない。

〔発明の効果〕

本発明によれば、分周操作を必要とせずに、パルスに対
して、デユーテイを所望の値に正確に調整することがで
き、その結果、各種クロツクパルス発生回路、例えばデ
ータ処理装置におけるクロツクパルス発生回路におい
て、高周波パルス源の存在に起因する諸問題を一挙に解
決することができ、特に、データ処理装置を集積回路と
して形成する場合に有用である。

【図面の簡単な説明】

第１図は本発明の予備的説明のためのの回路図、第２図
は第１図の回路の波形図、第３図は従来のクロツクパル
ス発生回路のブロツクダイヤグラム、第４図は第３図の
回路の波形図、第５図は本発明の一実施例の回路図、第
６図は第５図の回路の波形図、第７図は本発明の他の実
施例の回路図、第８図ないし第10図は第７図の回路の波
形図である。 5,7…インバータ回路、6,8…遅延回路、９…遅延量制御
回路、13,15…立上り縁遅延回路、14,16…遅延量制御回
路、C₂…制御電圧発生用コンデンサ、24,27,30,31…定
電流源、25,26…切換用トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者野口孝樹東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者進藤圭次郎東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者石井実東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】到来するパルスをそれと同一の周波数で所
定のデユーテイを持つパルスに変換するデユーテイ調整
回路を具備し、該デユーテイ調整回路は、信号の位相に関して互いに相補的な第１と第２の段にそ
れぞれ設けられ、入力パルスの立上り縁又は立下り縁の
一方に対してのみ遅延制御を行なう第１及び第２の遅延
回路と、該第１と第２の遅延回路の遅延量をそれぞれ制
御する第１と第２の制御回路を備え、前記第１と第２の遅延回路のそれぞれは、外部制御電圧
によつて時定数値が変化する時定数回路を有し、前記第１と第２の制御回路のそれぞれは、前記外部制御
電圧を与えるコンデンサと、該コンデンサに対する充電
用及び放電用の各電流源と、前記コンデンサと前記両電
流源の間の接続を制御信号に応じて切換える切換回路と
を有し、前記充電用及び放電用電流源の固有電流の比が
前記所定のデユーテイーに対応する値に設定されてい
る、ことを特徴とするクロツクパルス発生回路。
【請求項２】特許請求の範囲第１項において、前記第１
と第２の制御回路内の各切換回路を制御する前記制御信
号は、それぞれ前記第１と第２の遅延回路の出力である
ことを特徴とするクロツクパルス発生回路。
【請求項３】特許請求の範囲第１項において、前記第１
と第２の制御回路内の各切換回路を制御する前記制御信
号は、前記第１の遅延回路の入力と前記第２の遅延回路
の出力の論理組合せであることを特徴とするクロツクパ
ルス発生回路。
【請求項４】特許請求の範囲第１項ないし第３項のいず
れかにおいて、前記所定のデユーテイは50％であり、前
記充電用及び放電用電流源の固有電流は同一値に設定さ
れていることを特徴とするクロツクパルス発生回路。
【請求項５】特許請求の範囲第１項ないし第４項のいず
れかにおいて、ＰチヤンネルMOSトランジスタとＮチヤ
ンネルMOSトランジスタの双方を構成素子として含むこ
とを特徴とするクロツクパルス発生回路。
【請求項６】特許請求の範囲第１項ないし第５項のいず
れかに記載された、データ処理装置のクロツクパルス発
生回路。