JPS5990422A - パルス位相自動制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はパルス位相自動制御回路に係り、その動作の安
定度を向上させた位相自動制御回路に関する。

〔従来接触〕

デジタル回路において、第１図に示すようなパルス位相
可変回路がしばしば用いられる。第１図の各部における
パルス波形を第２図（α）〜（ｄ）に同一番号を付して
示す。入力端子１に第２図（α）に示すパルス２を入力
すると、抵抗３およびコンデンサ４からなる低域ろ波回
路を経てインバータ５に入力されるパルス６の波形は第
２図（り）のようにパルスレベル変動の過渡部がなまっ
た波形になる。デジタル回路で公知のインノ（−タは、
入力パルスの論理レベルが１０″レベルから上昇し、一
定のしきい値（たとえばｊ’　−ＭＯ，５回路の場合一
般に″Ｏｎレベルと″Ｖレベルの中点レベル）を越えた
時点で出力が”１”レベルから”０”レヘルニ変ワリ、
入カッくルスカ゛１”レベルから下降し、しきい値より
低くなった時点で出力が”０“レベルから”１”レベル
に変わるような特性を有する。したがって第１図の出力
端子７の出力パルス８の波形は第２図（Ｃ）のようにな
り、パルス位相（論理レベルが変化する位相）が入力パ
ルス２から遅延する。第１図に示すように抵抗６を可変
抵抗にしておけば、その抵抗値を変化させて上記遅延量
をある程度自由に調整することができる。

したがって、第１図の回路を用いて上記ノくルス２ある
いは第２図（勾に示すような基準）くルス９に対してパ
ルス位相遅延時間１１が調整された出力パルス８を得る
ことができる。

ところで第１図の回路においては、可変抵抗６で出力パ
ルス８０位相を設定した後、入カッくルス２の位相が基
準パルスに対してずれると出力パルス８０位相がずれる
。また、入カッくルス２と基準パルス９０位相が一定で
あっても回路周辺の温度が変化すると、パルス８の位相
が上記設定点からずれてしまうという欠点がある。

温度による位相ずれは主としてインバータ５の温度特性
によるものであり、たとえばＣ−ＭＯ５回路の場合、温
度が上昇すると１１が太き（なり逆に温度が下降すると
１１が小さくなるような特性を有する。このため、従来
例においてはコンデンサ４等で微妙な温度補償をするな
どの対策を要し、回路設計が難かしかった。

〔発明の目的〕

本発明の目的は、上記したパルス位相ずれの恐れをなく
したパルス位相自動制御回路を提供することにある。

〔発明の概要〕

本発明の要点は、基準パルスに対する出カッくルスの位
相を自由に設定できるパルス回路において、その出力パ
ルスと基準パルスとを位相検波して設定位相からの位相
ずれを検出し、この位相ずれを減する方向に第１図の可
変抵抗３を自動制御するようなフィードバックループを
構成したことである。

〔発明の実施例〕

以下、本発明を具体例により詳細に説明する。

第３図は本発明の一実施例の回路構成図、第４図（α）
〜（１）は第３図の各部波形図である。図中第１図と同
一の機能を有するものには同一番号を付す。

第３図において、第４図（α）に示す波形の出力パルス
８と第４図（ｈ）に示す波形の基準パルス９をデジタル
回路で公知のエクスクル−シブオア回路１０に入力する
。出力パルス８が第４図（α）の実線で示す波形の場合
、エクスクル−シブオア回路の出力１１は第４図（Ｃ）
に示す波形１１αになる。

また出力パルス８が、第４図（α）に破線で示すように
実線の波形からずれた波形の時、出力１１は第４図（ｄ
）に示す波形１１ｈとなり、出力パルス８が第４図（α
）の破線と逆方向にすれた時、出力１１は第４図（−）
に示す波形１１Ｃになる。

出力１１を、たとえば第３図の抵抗１２．コンデンサー
３からなる低域ろ波器に入力すれば、出力１１のパルス
幅に対応した直流電圧１４が得られる。

直流電圧１４を公知の演算増幅器１５の十入力端子に接
続し、一方基準電圧源１６を演算増幅器１５の一入力端
子に接続する。上記接続において演算増幅器１５は基準
電圧源１６の直流電圧値に対し、直流電圧１４がより高
ければ、その出力電圧１７が上昇し、直流電圧１４がよ
り低ければ出力電圧１７が下降するように動作すること
は衆知である。

上記出力１７を可変抵抗３の抵抗値制御電圧として用い
る。ここで可変抵抗３として直流制御電圧によりその導
通抵抗値が可変できるような可変抵抗素子あるいは可変
抵抗回路を用いる。

このような可変抵抗回路の一例を第５図に示す。

ＰチャンネルＭＯ５）ランジスタ１８と、Ｎチャンネル
ＭＯ５）ランジスタ１９を図示の如く接続するゎＳ　、
Ｄ、ＧはそれぞれＭＯ５）ランジスタのソースドレイン
、ゲート端子を示す。上記ｍＯ，Ｓトランジスタの接続
はいわゆるトランスミッションゲートとして公知であり
、ＭＯＳトランジスタ１８および１９のゲート端子にＭ
ＯＳ　）ランジスタ等の特性に応じ適切に設定されるあ
る所定電圧に対しそれぞれ逆方向に変化するような電圧
を印加して、端子２０．２１間の導通抵抗を良好に可変
できることが知られている。また直流電圧を入力し上記
目的を満足するようなＭＯＳ　）ランジスタのゲート端
子入力電圧を得るような回路は、公知の差動増幅回路に
より容易に実現できる。

第３図の可変抵抗３に上記の如き可変抵抗回路を用いれ
ば、演算増幅器１５の出力１７が尚くなれば可変抵抗３
の抵抗値が小さくなり、出力１７が低くなれば抵抗値が
大きくなるように構成することができる。

以上の構成により、第３図においては出力パルス８の位
相と基準パルス９どの位相関係は、直流電圧１４が基準
電圧源１６の電圧と一致するような関係に自動制御され
る。なぜなら、温度変動等の要因によりパルス８０位相
が上記位相関係からすれようとすると、直流電圧１４が
変化し前述の説明から明らかなように抵抗値制御電圧１
７により可変抵抗３の抵抗値が上記位相ずれを吸収する
方向に制御されるからである。なお、第６図においては
、上記説明から明らかなように基準電圧源１６の電圧を
変えることにより、パルス８と基準パルス９との位相関
係の設定点を変えることができる。

ところで、第５図の如き可変抵抗回路は、一般にアナロ
グスイッチとして使用されている例からも明らかなよう
に、ゲート端子入力電圧により端子２０．２１間が高抵
抗で絶縁された形にまで制御されうる。この様な場合に
は第３図の出力８が直流電圧になり、パルスが発生しな
い状態になる。

第６図のエクスクル−シブオア回路の出力１１は、出力
８にパルスが発生しない場合、基準パルス９と同一のデ
ユーティ比のパルスに固定される。ここで、基準パルス
９が第４図（ｈ）のような波形であり、出力パルス８が
第４図（α）の実線になるように第３図の基準電圧源１
６の電圧が設定されている場合を考えると、出力８にパ
ルスが発生しない時には直流電圧１４は基準電圧源１６
の電圧よりも低くなる。したがって、この場合抵抗値制
御電圧１７が低いまま保持されるので、可変抵抗回路３
の抵抗値が大きいままとなり、出力８にパルスが出力さ
れないまま保持されてしまう恐れがある。この様な現象
は電源投入時等の演算増幅器１５の過渡特性あるいは入
カパルス２の過渡特性により十分起りうる。

そこで、第６図には、上記異常動作の恐れをなくせる構
成にした一実施例を示す。第６図２２は第３図に破線で
囲んで示す位相検出回路２２と同一回路である。第６図
の実施例においては、出力８をパルス検出回路２３に入
力し、その出力２４にパルスが発生している場合にはプ
ラスの電源電圧、パルスが発生しない場合にはアース電
位となるような出力を得、前記位相検出回路２２の出力
１７とパルス検出回路２６の出力２４をそれぞれダイオ
ード２５．２６を介して、抵抗値制御電圧として可変抵
抗回路３に入力する。上記構成によれば、出力８にパル
スが発生しない場合にはパルス検出回路出力から抵抗値
制御電圧として可変抵抗回路６の抵抗値を下げるような
電圧が印加されるので、前記のような異常動作の恐れが
な（なる。

第７図に第６図のパルス検出回路の一実施例を示す。出
力８をコンデンサ２７．抵抗２８で構成した高域ろ波器
に入力し、その直流分をカットした後、ダイオード２９
．抵抗３０．コンデンサ３１で構成した整流、平滑回路
を介してＮｐＮトランジスタ３２のベースに入力する。

トランジスタ６２のエミッタをアース電位、コレクタを
抵抗３３を介し電源電圧に接続する。この構成において
、出力８にパルスが発生している場合には、平滑回路出
力に直流電圧が発生しトランジスタ３２が導通し、出力
２４はアース電位となる。また出力８が直流電圧になる
と放電抵抗３４の働きで平滑回路出力はアース電位とな
り、トランジスタ３２がカットオフし、出力２４には電
源電圧が出力される。

第８図に本発明のさらに他の一実施例の回路構成図、第
９図（α）〜（＝）に第８図の各部波形図を示す。図中
第１図ないしは第６図と同一の機能のものには同一番号
を付す。

第８図における位相検出回路２２の動作を以下に説明す
る。出力端子７に得られる出力パルス８を公知の２人力
ノア回路６５の一方の入力とし他方の入力には、出力パ
ルス８をインバータ３６で極性反転し、公知のパルス遅
延線等で容易に実現できる遅延回路３７で位相遅延させ
たパルス６８を入力する。パルス８．パルス３８の位相
関係は第９図（α）　、　（ｈ）に示すようになり、２
人力ノア回路３５の出力３９として第９図（Ｃ）のパル
ス３９が得られる。パルス３９を公知のＤタイプフリッ
プフロップ（以下ＤＦＦと略記する）４０のリセット端
子ＲＦＣ入力する。

一方、基準パルス９をＤＦＦ　４０のクロック端子φに
入力する。またＤＦＦ４０のデータ端子りは、常に論理
レベル”１“の電圧を有する電源４１に接続する。

基準パルス９として出力パルス８と同一＜す返し周期で
、第９図（ｄ）に示すような位相をもつパルス９を用い
れば、Ｉ）ＦＦ４０の出力端子Ｑに第９図（ｅ）に示す
ような、基準パルス９が”０“レベルから”１”レベル
に変わる時点で”０”レベルから”１″レヘルに変わり
、出力パルス８が”１”レベルから６０ｍレベルに変わ
る時点で１１“レベルから”０“レベルに変わるような
パルス４２が得られる。

ここで出力メルフ８０位相が第９図（ａ）のＡあるいは
Ｂで示すように変動した場合、パルス４２はそれぞれＡ
’、Ｂ’のように変化し、パルス幅が変わる。パルス４
２から公知の低域ろ波回路４６を介して、基準パルス９
に対する出力メルフ８０位相に対応し、この位相が遅れ
るほど電圧値が高くなるような直流電圧４４が得られる
。

直流電圧４４を公知の演算増幅器１５のプラス入力端子
部に入力し、演算増幅器１５のマイナス入］１ 刃端子−に基準電圧源１６を接続すれば、基準電圧源１
６の電圧値に対応した出力メルフ８０位相を基準として
、これより位相が遅れると直流電圧値が高くなり、進む
と直流電圧値が低くなるような出力１７か得られる。

ここで可変抵抗回路３を、抵抗値制御直流電圧が高くな
ると抵抗値が小さくなり、低くなると抵抗値が太き（な
るように構成すれば、出力１７を抵抗値制御直流電圧と
して可変抵抗回路３に入力することにより、基準パルス
９に対する出力パルス８の位相が常に一定となるように
自動制御される。

さらに、第８図の実施例においては、出力端子７にパル
ス出力がない場合に、２人力ノア回路６５に互に論理レ
ベルの異なる信号が入力されるので、ノア回路出力６９
が“０″レベルに保たれたままになり、この結果、Ｉ）
ＦＦ４ａの出力４２が“１“レベルに保たれるので抵抗
値制御電圧１７の電圧値が上昇し、可変抵抗回路３の抵
抗値が小さくなるように自動制御される。

１２　・ したがって電源投入時等の初期状態において可変抵抗回
路の抵抗値制御電圧が抵抗値を大きくするような電圧に
なっており、出力端子７にパルスが出力されないように
なっていた場合においても、この状態が保持されること
はなく、正常な位相制御動作に自動的に復帰する。

なお、第３．６．８図の実施例におけるコンデンサ４と
してインバータ５の入力端子部の浮遊容量を用いてもよ
い。また第３．６．８図においてはインバータ５を用い
た例を示したが、第２図にて説明したような入力しきい
値をもって動作するいわゆる波形整形回路であればイン
バータに限らず使用可能である。さらに、第３．６．８
図においては波形整形回路の出力パルスを直接位相制御
する構成例を示したが、波形整形回路の後段に各種論理
ゲームを介した後の出カバＡ／、（、あるいは波形整形
回路の出力パルスに同期して動作するカクンタの出力パ
ルス等の位相を制御する場合にも本発明は容易に適用し
うるものである。また第３．５．８図では可変抵抗回路
３として制御電圧１７が高いほど抵抗値が小さくなるも
のを用いた例を示したが、制御電圧１７が低いほど抵抗
値が小さくなるように可変抵抗回路３を構成することも
公知技術で実現可能である。この場合にはたとえば第８
図の演算増幅器１５のプラス入力端子子とマイナス入力
端子−との入力を第８図の例と反対に接続すれば、第８
図にて説明したのと同一の効果が得られる。

〔発明の効果〕

本発明によれば、入力パルスからの遅延時間を変えるこ
とで、基準パルスに対する位相を自由に設定した出力パ
ルスを得る回路において、上記設定位相からの位相ずれ
を検出し、この位相ずれを減する方向に遅延時間が自動
制御されるので、上記設定位相を常に一定に保つことが
できる。

また、出力パルスが発生しない場合には、遅延時間可変
用の可変抵抗の抵抗値が小さくなるように自動制御され
るので、出力パルスが発生しないまま保持されるような
異常動作の恐れが５ ない。

【図面の簡単な説明】

第１図は公知のパルス位相可変回路の構成図第２図（α
）〜（ｄ）は第１図の各部波形図、第６図は本発明によ
るパルス位相自動制御回路の一実施例の構成図、第４図
（α）〜（ｅ）は第３図の各部波形図、第５図は第３図
の可変抵抗回路の一実施例の回路図、第６図は本発明に
よる他の一実施例の構成図、第７図は第６図のパルス検
出回路の一実施例の回路図、第８図は本発明によるさら
に他の一実施例の構成図、第９図（ａ）〜（ｇ）は第８
図の各部波形図である。 ６・・・・・・・・・・・・可変抵抗回路４・・・・・
−・・・・・容量 ５・・・・・・・・・・・・インバータ２２・・・・・
・・・・位相検出回路 １６・ 第　１　図 第　２　図 塞　３　口 第　４　口 ノ Ｌｅ） 弔　　５　図 電　ら　図 率　７　図 皐　８　口 菟　９　団

Claims (1)

1. 【特許請求の範囲】 １、　直流制御電圧により抵抗値が可変できる可変抵抗
   手段と容量とからなる第１の低域ろ技手段と、該第１の
   低域ろ技手段の後段に設けた波形整形手段と、人力パル
   スから該第１の低域ろ技手段および該波形整形手段とを
   介して得られる出力パルスと基準パルスとの位相差に対
   応したパルス幅のパルスを出力する位相検波手段と、該
   位相検波手段の出力パルスを低域ろ波する第２の低域ろ
   技手段と、該第２の低域ろ技手段の出力と基準電圧とを
   差動入力とする演算増幅器とを具備し、該演算増幅器の
   出力電圧を該可変抵抗手段の制御電圧とすることを特徴
   とするパルス位相自動制御回路。 ２、上記人力パルスから上記第１の低域ろ技手段および
   上記波形整形手段とを介して得られる出力パルスの有無
   を検出するパルス検出手段を具え、該出力パルスが消滅
   した時に、上記可変抵抗手段の制御電圧が、自動的に該
   可変抵抗手段の抵抗値を小さくするような電圧になるよ
   うに構成したことを特徴とする特許請求の範囲第１項記
   載のパルス位相自動制御回路。