JPH079570B2

JPH079570B2 - 仮想記憶画像制御装置

Info

Publication number: JPH079570B2
Application number: JP61109711A
Authority: JP
Inventors: ジェラールオドニールシャラン
Original assignee: Individual
Current assignee: Individual
Priority date: 1985-05-15
Filing date: 1986-05-15
Publication date: 1995-02-01
Anticipated expiration: 2010-02-01
Also published as: EP0202166B1; EP0202166A1; FR2582132A1; JPS62222289A; DE3675253D1; FR2582132B1; US4815010A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はオーバーラッピングウィンドウのための仮想記
憶制御装置を課題とするものである。本発明の回路は二
次元座標システムに使用するポイントアドレススクリー
ン（ラスタスクリーン又はビットマップスクリーン）に
関連する。

本発明の回路は、スクリーンをアドレス指定する座標シ
ステムと同様にアドレス指定される二次元画像メモリを
備えている。このメモリはスクリーンのサイズより大き
いサイズを持つ。メモリは複数の画像を記憶し、そのう
ちの一部が、各瞬間に、全体的に又は部分的に映像化さ
れる。

画像はウィンドウによって表示又は映写される。ウィン
ドウは二次元表示空間内で有限のサイズ及び任意の形の
平面と定義される。スクリーンはこの表示空間で矩形の
ウィンドウとする。任意の数のウィンドウが表示空間上
に定義される。これらのウィンドウはばらばらにされ、
又は部分的又は全体的に重ねられる。これらのウィンド
ウはゾーンを構成し、ゾーンの上に画像メモリの画像が
映写される。

本発明は仮想記憶画像制御装置に関する。“仮想”とい
う用語は画像メモリ内の画像がスクリーンによって表示
されるウィンドウと切り離した形で映写され、従って不
可視であるという事実に関連する。

“ウィンドウ”という用語は表示空間の有限空間と、ス
クリーン上に映写される画像の両方を意味する。

（従来の技術）マルチウィンドウの初期方法はUSENIX会議（USENIX con
ference）（1984ソルトレイクシティ）において、ペー
タコリンズ（Peter Colins）の論文“UNIX環境に関する
WINDIX−ウィンドウ”（“WINDIX−Window for the UNI
X environment"）に開示されている。このシステムでは
画像メモリは８×16要素の画像ポイントに対応するセル
に分割される。ページはセルの矩形グループとして定め
られる。ページの内容はスクリーンウィンドウによって
表示される。このスクリーンウィンドウはページの矩形
領域とスクリーンの矩形領域との間の対応関係を確立す
る。いくつかのウィンドウはスクリーン上に同時に作成
される。

各ウィンドウは画像メモリのページ内のセルを指定する
複数のポインタ（マーカ）によって定められる。スクリ
ーンにビデオ信号を送出するビデオ発生器によるアドレ
シング（アドレス指定）は前記ポインタを含む間接テー
ブルによって実現される。この間接テーブルはスクリー
ン上に表示される画像を高速に変更することを可能にす
る。実際、スクリーンウィンドウ上に表示される画像の
変更はこのウィンドウに関連する間接テーブルのポイン
タの内容の変更によって、画像メモリ内のセルの物理的
移動なしに簡単に得られる。

この間接テーブルは画像メモリの、より効果的な管理を
可能にする。つまり、表示画像に含まれるブランク領域
（画像の表示されない領域）が画像メモリ内ではスクリ
ーンのブランク領域に対応する全ポインタによって指定
される１つのセルによって代表することができる。

このシステムのおもな欠点は画像メモリの変更又は参照
のためにアクセスするプロセッサが間接テーブルを使用
しないで画像メモリに直接アクセスすることである。

この非対称性（つまり画像メモリがビデオ発生器からは
間接テーブルを介してアクセスされ、プロセッサからは
直接アクセスされること）は、いくつかの機能の処理を
複雑にするため不満足である。例えば“スクロール”機
能では、表示された画像のスクロールを実現するため
に、表示された画像を構成するセルを指定するポインタ
の内容を更新することで十分である。これは高速にする
ことができ、画像メモリの内容の物理的移動を必要とし
ない。一方、プロセッサから見られる画像メモリのスク
ロールを実現するためには、メモリセルの内容を物理的
に移動させる必要がある。この処理は長く、複雑で不便
である。

一方、画像メモリをプロセッサのみが使用する間接テー
ブルを含む仮想記憶制御装置（バーチュアルメモリコン
トローラ）も知られている。リッジコンピュータズシー
ワイ（RIDGE COMPUTERS CY）からのいくつかのコンピュ
ータは仮想記憶制御装置を有している。これはメモリに
対しリードライトアクセスのために間接テーブルを使用
していることが知られていることを示す。この間接テー
ブルは進歩したプロセッサの大多数で使用される自動ア
ドレス変換（オートマチックアドレストランスレーショ
ン）を実行するメモリ管理ユニットを形成する。

この回路では、間接テーブルを介してプロセッサによっ
てアクセスされる画像メモリの内容は第２のメモリにコ
ピーされる。このメモリはビデオ発生器によってのみア
クセスできる。

この回路はマルチ−ウィンドウに対して設計されていな
い。又そのように設計することは困難である。実際、間
接機構によって変換されるブロックはプログラムメモリ
を管理する仮想記憶（バーチュアルメモリ）の使用に対
応する一次元（ページ）内の一定長のブロックである。
この間接テーブルによってアクセスされる各要素はスク
リーン上のある数のラインに対応する。マルチウィンド
ウを実行するためには、二次元分割が必要である。すな
わち、分割（ディビィジョン）はＸ−Ｙ座標におけるブ
ロックの寸法がスクリーン上の文字（キャラクタ）のラ
インより小さいようなものである。

上述の回路は前述の論文のものと類似の欠点を持つ。即
ち、画像メモリに対しプロセッサのアクセスモードとビ
デオ発生器のアクセスモードの間の非対称性は、スクリ
ーン画像の内容についてプロセッサにより高速かつ効果
的な管理ができないことを意味する。

画像メモリのアドレス指定が間接テーブルによって常に
行われる画像メモリ回路も知られている。プロセッサと
ビデオ発生器は画像メモリを対称的にアクセスする。

この回路において、画像メモリは表示される画像のみを
格納しマルチウィンドウについては不可能である。２^ｎ
（ｎは自然数）の形を持たないようなライン又はカラム
の数の場合には、プロセッサによってメモリを直接アド
レス指定することはメモリの浪費を意味する。

例えば80×25のキャラクタスクリーンを考える。各キャ
ラクタは９×14ポイントのサイズを持つ。このスクリー
ンは720ライン（80×９）及び350カラム（25×14）の解
像度を持つ。このスクリーン内の画像ポイントをアドレ
ス指定するために、10アドレスラインが720ラインの１
つを選択するために必要であり（2¹⁰＝1024＞720）、９
アドレスラインが画像の350カラムの１つを選択するた
めに必要である。（2⁹＝512＞350）。

80×９×25×14、つまり252000ポイントの画像の表示は
1024×512、つまり524588ポイントの画像メモリを必要
とする。この場合には、画像メモリを直接アドレス指定
すると、空間の半分以上が使用されないので空間（スペ
ース）の大変な浪費を意味する。

上述の回路に使用する間接テーブルの唯一の目的はメモ
リ空間の浪費を制限するためにコード変換（トランスコ
ーディング）するアドレスである。この間接テーブルは
リードオンリメモリ（ROM）によって形成されるので、
テーブルの更新により表示される画像を変更することは
できない。

（発明の課題）本発明は前記従来技術の問題点を解決した仮想記憶画像
制御装置を目的とする。

本発明の第１の特徴はプロセッサ及びビデオ発生器によ
って画像メモリを間接テーブルを使って対称的にアドレ
ス指定することにある。これは画像メモリの管理を簡単
にし、スクリーン上に表示される画像を変更するとき特
に簡単にする。なぜなら、ビデオ発生器及びプロセッサ
によるメモリのアドレス指定が同じだからである。

ランダムアクセスメモリ（RAM）で形成される間接テー
ブルの使用は本発明の第２の特徴である。この間接テー
ブルは一連（シーケンス）のポインタを備えている。各
ポインタは画像メモリのゾーンを指定する。間接テーブ
ルの内容の更新が可能であるので、プロセッサがマルチ
ウィンドウを作成することを許容すると共に、スクリー
ン上に表示可能または不可能なウィンドウの更新を許容
する。この際、画像メモリの物理的移動を必要としな
い。

また、この間接テーブルは、画像のライン又はカラムの
数が２のべき乗でないとき、メモリスペースの浪費を制
限することができる。

本発明の仮想記憶画像制御装置は、一定サイズの矩形の
Ｎ（Ｎは整数）個の要素ブロックで構成される二次元画
像メモリ（４）と、前記画像メモリ内のブロックの先頭
アドレスを指定する一連のＮ個のポインタを含むランダ
ムアクセスメモリから成る間接テーブル（６）と、マト
リクスで構成されるｎ（ｎ≦Ｎ）個のブロックから成る
画像をスクリーン上に表示するために、前記画像メモリ
のｎ個のブロックの内容に対応したビデオ信号を送出す
ると共に、間接テーブルを介して該ブロックのアドレス
指定定を行うビデオ発生器（10）と、前記画像メモリ及
び間接テーブルに対しリード／ライトのアクセスを行う
と共に、間接テーブルを介して画像メモリのアドレス指
定を行うインターフェース（12）と、ビデオ発生器によ
る画像メモリのアドレス指定をアドレス分解手段と間接
テーブルを介して行うアドレスバスと、インターフェー
スによる画像メモリのアドレス指定をアドレス分解手段
と間接テーブルを介して行うアドレスバスと、インター
フェース，ビデオ発生器及び画像メモリに共通の双方向
データバスとを具備する。

インターフェースは外部プロセッサからのリード／ライ
ト命令を受け取る。このインターフェースは画像メモリ
又は間接テーブルに対するアクセスが許されるまで、即
ちビデオ発生器のアクセスの終りまで、プロセッサによ
って送出される信号を記憶するためのバッファを備えて
いる。このインターフェースはプロセッサ（画像メモリ
及びメインメモリ）によってアドレス指定可能なメモリ
管理ユニットを備えることが可能である。

好ましい実施態様ではスクリーン上に表示される２個の
要素ブロックは間接テーブルの最初のｎ個のブロックに
対応する。ビデオ発生器はこれらのｎ個のポインタだけ
をアドレス指定する。このアドレス指定は画像メモリの
内容をリフレッシュするために周期的になされる。

間接テーブルの最初のｎ個のポインタによって、間接テ
ーブルのｎ個の最小のアドレスに含まれるポインタを表
わす。

好ましい実施態様では前記ビデオ発生器及びインターフ
ェースと間接テーブルとの間に設けられるアドレス分解
手段が該ビデオ発生器及びインターフェースによって送
出されるアドレスを受け取ると共に、該各アドレスを前
記画像メモリ内のブロックの先頭アドレスを示す上部と
該ブロックのワードを指定するインデックスを示す下部
とに分解し、このアドレスの上部は前記間接テーブルに
よって受け取られ、下部は画像メモリによって受け取ら
れる。

好ましい実施態様では、前記ビデオ発生器及びインター
フェースと間接テーブルとの間に設けられる前記アドレ
ス分解手段がビデオ発生器によって送出されるアドレス
を受け取る第１ラインアドレスレジスタ及び第１カラム
アドレスレジスタと、インターフェースによって送出さ
れるアドレスを受け取る第２ラインアドレスレジスタ及
び第２カラムアドレスレジスタと、ラインアドレスレジ
スタ及びカラムアドレスレジスタによって送出されるア
ドレスを連結する手段とから構成され、アドレスの上部
の連結から生じるアドレスは間接テーブルへ供給され、
アドレスの下部の連結から生じるアドレスは画像メモリ
へ供給される。

（実施例）第１図は画像メモリの要素ブロックとスクリーンの矩形
領域との対応関係を示すものである。このスクリーン２
はZ₁,Z₂,…,Z_ｎで示され一定サイズのｎ個の矩形領域か
ら構成される。この領域のサイズは画像メモリの要素ブ
ロックのサイズに対応する。

スクリーン２は一定サイズのＮ（Ｎ≧ｎ）個の矩形領域
で構成される二次元画像空間３のサブセットである。こ
の空間の領域は、不可視である。即ち、この領域は仮想
ウィンドウを作るために使用され、スクリーンとは対応
しない。空間３の点は仮想アドレスによって示される。

画像メモリ４は複数の一定サイズの矩形ブロック８から
構成される。この画像メモリは二次元である。即ち、要
素ブロックに記憶される画像はスクリーン２のゾーンに
表示（可視化）されるときと同様に表わされる。これは
同じカラムアドレスを持つスクリーンの２つの連続する
ライン上の２つの要素ポイントが、要素ブロック８の同
じカラムアドレスの２つの連続するラインとしてメモリ
４に記憶されることを意味する。

この二次元構造は、線形アドレシングと異なって、ブロ
ック又はウィンドウで画像のスクロールのような機能を
簡単にする利点を持つ。

メモリ４の各要素ブロック８のアドレシング（アドレス
指定）は間接テーブル６を構成する一連のポインタによ
って実行される。各ポインタは要素ブロックの最初のラ
インの第１ワードの座標を指定する２つのアドレスフィ
ールドを持つ。

間接テーブルのＮ個のポインタの内の一連（シーケン
ス）のｎ個のポインタはスクリーンの領域Z₁,Z₂,…,Z_ｎ
と関連付けられる。これらのポインタは、例えば間接テ
ーブルのｎ個の初期ポインタである。換言すれば、これ
らのポインタはこのテーブルの最初のｎ個のアドレスに
対応する。他のポインタはスクリーン上で不可視である
要素ブロックを示す。スクリーン上のウィンドウの生
成，移動又は消去は間接テーブルの内容の更新によって
簡単に実行される。

例えば、スクリーン２は1728画像ポイントの2304ライン
から構成される。スクリーンは64×64の画像ポイントの
972ゾーン，即ち27ゾーンの36グループに分解される。
この画像メモリの容量は、例えば16ビットの1024Kワー
ドであり、各画像ポイントは１ビットで符号化される。
このメモリは４ワードの64ラインを持つ4096の要素ブロ
ックに分解される。本実施例において、間接テーブルは
4096アドレスを持ち、各アドレスはメモリの要素ブロッ
クを指定するポインタを持つ。1152の初期アドレスは、
例えばスクリーンに表示される要素のブロックに対応す
る。他のポインタは不可視化のウィンドウを含む仮想領
域に対応する。

第２図は本発明に係る仮想記憶画像制御装置（バーチュ
アルメモリイメージコントローラ）のブロック図であ
る。この回路は主として画像メモリ4,間接テーブル6,ビ
デオ発生器10,インターフェース12,アドレス分解手段26
を備えている。また、この回路はデータバス14を備えて
いる。このデータバス14には画像メモリ4,ビデオ発生器
10,インターフェース12,及びロック16を介して間接テー
ブル６が接続される。更に、この回路はアドレスバス1
8,20,22,24を備えている。これらはインターフェース12
とアドレス分解手段26,ビデオ発生器10とアドレス分解
手段26,アドレス分解手段26と間接テーブル6,間接テー
ブル６と画像メモリ４をそれぞれ接続している。

本発明では、ビデオ発生器10及びインターフェース12に
よる画像メモリ４のアドレシングは中間の間接テーブル
６を経由する。

アドレス分解手段26はビデオ発生器10及びインターフェ
ース12によって送られる仮想アドレス、即ち、二次元表
示空間に表わされる仮想アドレスを受け取る。インター
フェース12は表示空間の任意の画像要素を指定する仮想
アドレスを送出する。一方、ビデオ発生器によって送出
される仮想アドレスはスクリーンに対応する画像要素を
指定するだけで、即ち、スクリーンの表示空間内の一定
のウィンドウのみである。

アドレス分解手段26によって受け取られる仮想アドレス
は、上アドレス部と下アドレス部に分解され、前者は表
示空間内のゾーン番号を指定し、後者はこのゾーン内の
ワードを指定する。上アドレス部は間接テーブルへバス
22によって転送される。この間接テーブルはこのゾーン
に対応する物理的なブロックアドレスを画像メモリ４へ
送出する。下アドレス部はバス23によって画像メモリ４
に直接転送される。これはゾーン及びブロック内でアド
レスインデックスを形成する。

第３図を参照してアドレス分解手段26の具体例を説明す
る。まず、リフレッシュモードにおける第２図の回路の
動作を説明する。リフレッシュモードでは画像メモリが
ビデオ発生器によってアクセスされる。次に処理（プロ
セシング）モード、即ち画像メモリがインターフェース
12によってリード／ライトサイクルでアクセスされる動
作を説明する。

リフレッシュモードでは、ビデオ発生器10はスクリーン
の制限内に含まれる座標の仮想アドレスを連続的に与え
る。各仮想アドレスは、間接テーブル６を介して画像メ
モリ４の物理的アドレスに対応する。このアドレスに含
まれるワードはデータバス14によりビデオ発生器によっ
て受け取られる。画像メモリから受け取られるワードは
表示手段へ信号Ｓとして出力される。

処理モードでは、インターフェース12はデータバス20で
仮想アドレスを送出する。この仮想アドレスは表示空間
の任意のワードを指定する。この表示空間はスクリーン
又は不可視のウィンドウに対応する。

インターフェース12は間接テーブル６にアドレス指定す
ることができる。画像メモリ４又は間接テーブル６の選
択は、インターフェース12によって与えられる選択信号
CSM又はCSTによってなされる。

画像メモリ４が選択されたとき（信号CSM有効）、イン
ターフェース12は画像メモリにリード又はライトするこ
とができる。このときのデータの転送はデータバス14に
よって実行される。間接テーブル６が選択されたとき
（信号CST有効）、インターフェース12によって送出さ
れる仮想アドレスは間接テーブル６のポインタを指定す
る。このときのデータの転送はバス14及び24によって実
現され、ロック16は双方向性のラッチ機能を持つスイッ
チで、データバス14と24を結合して、インターフェース
12が間接テーブル６にアクセス可能とするものである。
このときアドレスバス20と22は通常の方法で結合されイ
ンターフェース12により与えられるアドレスが間接テー
ブル６に供給されるものとする。。

インターフェース12による間接テーブル６の内容の変更
は、要求される画像メモリでのデータの物理的移動なし
で、ウィンドウの構成、特にスクリーンに表示される画
像を非常に簡単に変更することを可能にする。又、ビデ
オ発生器10及びインターフェース12は画像メモリを対称
的にアクセスするので、間接テーブルの内容の変更は、
ビデオ発生器に対しトランスペアレント、つまりビデオ
発生器に対する何の変更も必要としない。

インターフェース12によって出力される主要なコマンド
信号を第２図に示す。これらは、画像メモリ及び間接テ
ーブルをそれぞれアクティブにするためのCSM及びCST、
アクセスがリード又はライトであることを示すためのRD
/▲▼、及び値“0"又は値“1"を持ちビデオ発生器
によってアドレスされる最後のワードの置換えを命令す
るRAF0及びRAF1である。

プロセッサはメモリ管理ユニットによって従来方法でメ
インメモリ及び画像メモリをアクセスする。メインメモ
リはプログラム及びデータメモリを含み、一次元であ
る。画像メモリは画像要素を含み、二次元である。これ
らの２つのメモリに対するアクセスは、同一でない。

メインメモリの場合では、メモリ管理ユニットによるア
ドレシングは直接である。画像メモリの場合では、アド
レスは二次元で表わされなければならない。こうするた
めには、アドレスのビット番号N,N＋1,…,N＋Ｌ＋１を
ビットM,M＋1,…,M＋Ｌ＋１に交換することで十分であ
る。N,M,Lは、次のようなものである。２^Ｎはワードの
表示ラインの長さに対し、次の最も大きい整数である。
２^Ｍはライン数で示すブロックの高さである。２^Ｌはワ
ード数で示すブロックの長さである。例えば64×64ブロ
ックで各ライン54ワード（32ビット）から成るとき、Ｎ
＝5,M＝6,L＝１である。

２つの構造が可能である。一方は、メインメモリ及び画
像メモリが同一のメモリ回路の２つのゾーンである場
合、他方はこれらが２つの独立の回路から作られる場合
である。

前者の場合では、メモリ管理ユニットはメモリ回路に直
接接続され、条件付交換手段がプロセッサとメモリ管理
ユニットの間に配置される。この交換手段はアドレスに
対してトランスペアレントであるか、上記のアドレス信
号のビットを交換するかのいずれかが指定される。交換
手段の状態は仮想アドレスの使用されていないビットの
状態によって容易に命令される。この交換手段は同時に
命令される２つのマルチプレクサによって実現される。
まず、第１のマルチプレクサは一方の入力に、N,N＋1,
…,N＋Ｌ＋１のビット及び他方の入力にM,M＋1,…,M＋
Ｌ＋１のビットを受け取る。第２のマルチプレクサは、
一方の入力にM,M＋1,…,M＋Ｌ＋１のビット及び他方の
入力にN,N＋1,…,N＋Ｌ＋１のビットを受け取る。他の
アドレスビットは交換手段によって影響されない。

本実施例では、インターフェース12は交換ユニット及び
メモリ管理ユニットを直列に具備して構成することがで
きる。また、アドレスバス20はメインメモリにも直接接
続される。

後者の場合には、メモリ管理ユニットはプロセッサに直
接接続される。そのアドレス出力はN,N＋1,…,N＋Ｌ＋
１のビットとM,M＋1,…,M＋Ｌ＋１のビット間の入れ替
えを行う交換手段によって画像メモリに接続される。こ
の交換手段は単に仮想であって、交換はアドレスバス20
が接続されるアドレス分解手段26の入力ピンを変更のみ
で行われる。

この後者の場合では、インターフェース12はメモリ管理
ユニットだけからなる。バス20はアドレスラインの交換
なしで中央メモリ（図示なし）に接続されると共に、画
像メモリをアドレス指定するためにアドレスライン交換
を伴ってアドレス分解手段26に接続される。

第３図はアドレス分解手段26の具体例を示すものであ
る。この具体例におけるアドレス分解手段26はビデオ発
生器10によって送出される仮想ライン及びカラムアドレ
スを受け取る２つのアドレスレジスタ28,30と、インタ
ーフェース12によって送出される仮想ライン及びカラム
のアドレスを受け取る２つのアドレスレジスタ32,34と
から構成される。各レジスタで受信されるアドレスは上
部及び下部を含む。

ラインアドレスの上部はデータバス40でレジスタ28又は
レジスタ32から送出される。同様に、カラムアドレスの
上部はデータバス42でレジスタ30又はレジスタ34によっ
て送出される。これらのバス40,42上のアドレスは間接
テーブル６に対しアクセスアドレスを形成するために連
結される。アドレスバス22はアドレスバス40,42を並置
したものである。

同様に、アドレスラインの下部はアドレスバス44でレジ
スタ28,32から送出される。またカラムアドレスの下部
はアドレスバス46でレジスタ30,34から送出される。こ
れらのライン及びカラムアドレスの下部はライン及びカ
ラムアドレスの上部によって選択される要素のブロック
のワードを指定するインデックスを形成する。画像メモ
リ４にこのインデックスを送出するバス23はアドレスバ
ス44,46の並置したものである。

インターフェース及びビデオ発生器によって送出される
アドレスの形式（フォーマット）を第4a図乃至第4c図及
び第5a図乃至第5c図にそれぞれ示す。

例えば、32ビットワードで構成される４メガバイトの画
像メモリの場合を考える。このメモリは128×128ビット
のブロックに分解される。ブロックは４ワードの128ラ
インで構成される。スクリーンは1728画像ポイント及び
2304ラインの解像度を持つ。スクリーン上に表示される
画像は1728/128＝13.5、即ち14ブロック及び2304/128＝
18グループから構成される。

第4a図，第4b図及び第4c図はビデオ発生器によって送出
されるアドレスの形式，間接テーブル及び画像メモリに
よって受け取られるアドレスの形式をそれぞれ示す。

ビデオ発生器によって送出されるアドレスは４フィール
ドからなる。フィールドPYはブロックグループ番号、フ
ィールドINDYはブロック内のライン番号、フィールドPX
はブロックグループ内のブロック番号、フィールドINDY
はブロックラインのワード番号をそれぞれ示す。

フィールドPY及びINDYはレジスタ28によって受け取ら
れ、フィールドPX及びINDXはレジスタ30によって受け取
られる。フィールドINDY及びINDXはそれぞれ７ビット
（128ラインに関して）及び２ビット（ライン当り４ワ
ードに関して）から構成される。フィールドPY及びPXは
それぞれ８ビット及び４ビットから構成される。PYの下
位５ビットだけはスクリーンの18ブロックグループのア
ドレスビットに使用される。PXの４ビットはスクリーン
のブロックグループ内の14ブロックのアドレスビットに
使用される。

フィールドPX及びPYは間接テーブルに選択アドレスを形
成するために連結される。このアドレスの内容は画像メ
モリのワードの物理的アドレスＭを形成するために、
フィールドINDY及びINDXと連結される（第4c図）。

インターフェースによって送出されるアドレスがビデオ
発生器によって送出されるアドレスであるとき、４フィ
ールドに分解される。第5a図で示される、これらの４フ
ィールドは第４図のものと同じであるが、PYの上位３ビ
ットが必ずしも零でないことだけが異なる。これらが零
である場合には、インターフェースによって送出される
アドレスはスクリーンに表示されるワードに対応するア
ドレスである。つまり、PYの上位３ビットが零であると
きは、インターフェースは間接テーブルの‘n'初期アド
レスの１つ、即ちスクリーンに表示されるブロックの１
つをアクセスする。これらの３ビットが零でない場合に
はインターフェースによって送出されるアドレスは任意
のメモリアドレスに対応する。このワードはスクリーン
上に表示される。このとき間接テーブルの最初の‘n'ア
ドレスの一つのポインタと別のアドレスポインタは同一
ブロックを指定することができる。インターフェース即
ちプロセッサにとって、全てのウィンドウはアクセスの
間仮想であり、アドレス指定されるウィンドウの全て又
は一部が可視か不可視かはわからない。一般に、間接テ
ーブルの‘n'初期アドレスに対するアクセスはウィンド
ウの構成の更新（例えばスクロール）の間、又はウィン
ドウの再構成の後に行われる。

フィールドPY及びINDYはレジスタ32で受け取られ、フィ
ールドPX及びINDXはレジスタ34で受け取られる。フィー
ルドPX及びINDXは間接テーブルにアクセスアドレスを形
成するために、再構成される（第5b図）。アドレスの内
容は画像メモリにワードの物理的アドレスＭを形成す
るために、フィールドINDY及びINDXと連結される（第5c
図）。

本発明の回路はスクリーン上のウィンドウの作成，変更
又は消去を容易にすることができる。本発明の回路の画
像メモリ４を第6a図に示す。このメモリは３つのウィン
ドウ48,50,52を包含する。

ウィンドウ48はスクリーン上に表示される画像を示す。
このウィンドウは画像メモリの一定サイズのｎ個の矩形
ブロックで構成される。各ブロックは間接テーブルのポ
インタによって指定される。スクリーンに表示されるブ
ロックは、例えば間接テーブルのｎ個の初期ポインタに
よって指定されるものである。

ウィンドウ50,52は画像メモリの一定サイズの複数の矩
形ブロックから構成される。各ブロックは間接テーブル
のポインタによって指定される。

これらのポインタが間接テーブルの最初のｎ個のポイン
タの中にない場合にはウィンドウ50,52はスクリーン上
に表示されない。ウィンドウ48のみが可視である。この
場合を第6b図に示す。

他方、間接テーブルのｎ初期アドレスの内容が、これら
のポインタのあるものがウィンドウ50,52を形成する画
像領域を指定するように変更される場合には、これらの
ウィンドウはスクリーン上に現われる。この場合を第6c
図に示す。

この場合、ウィンドウは画像メモリ及びスクリーンで異
なった形で表わされる。実際、各ウィンドウはポインタ
と関連した独立の矩形ブロックで構成される。ウィンド
ウの各ブロックは他のウィンドウと独立してスクリーン
上に映し出される。画像メモリ上で連続のブロックで形
成されるウィンドウはスクリーン上では隣接しないブロ
ックとして表わすことができる。逆に、画像メモリの複
数の非隣接のゾーンは一つの矩形としてスクリーン上に
表示することができる。

（発明の効果）以上詳細に説明したように本発明によれば、スクリーン
上のウィンドウの作成，変更又は消去を非常に容易にす
ることができ、特に、スクリーン上の表示画像を変更す
るときの、プロセッサによる画像メモリの管理が簡単に
でき、スクロールや複雑な画像処理のときに、特に効果
が大きい。

【図面の簡単な説明】

第１図は間接テーブルを介した画像メモリと表示スクリ
ーンのゾーンとの対応関係を示す図、第２図は本発明に
よる回路の実施例を示すブロック図、第３図は第２図の
アドレス分解手段26を示す構成図、第4a図はビデオ発生
器によって送出される仮想アドレスの形式を示す図、第
4b図はアドレス分解手段26によって送出される対応アド
レスを示す図、第4c図は画像メモリによって受け取られ
るアドレスを示す図、第5a図はインターフェースによっ
て送出される仮想アドレスの形式を示す図、第5b図はア
ドレス分解手段26によって送出される対応アドレスを示
す図、第5c図は画像メモリによって受け取られるアドレ
スを示す図、第6a図，第6b図及び第6c図は本発明の回路
の手段によるマルチウィンドウを示す図である。

Claims

【特許請求の範囲】

【請求項１】一定サイズの矩形のＮ（Ｎは整数）個の要
素ブロックで構成される二次元画像メモリ（４）と、前記画像メモリ内のブロックの先頭アドレスを指定する
一連のＮ個のポインタを含むランダムアクセスメモリか
ら成る間接テーブル（６）と、マトリクスで構成されるｎ（ｎ≦Ｎ）個のブロックから
成る画像をスクリーン上に表示する為に、前記画像メモ
リのｎ個のブロックの内容に対応したビデオ信号を送出
すると共に、間接テーブルを介して該ブロックのアドレ
ス指定を行うビデオ発生器（10）と、前記画像メモリ及び間接テーブルに対しリード／ライト
のアクセスを行うと共に、間接テーブルを介して画像メ
モリのアドレス指定を行うインターフェース（12）と、ビデオ発生器による画像メモリのアドレス指定をアドレ
ス分解手段と間接テーブルを介して行うアドレスバス
と、インターフェースによる画像メモリのアドレス指定をア
ドレス分解手段と間接テーブルを介して行うアドレスバ
スと、インターフェース、ビデオ発生器及び画像メモリに共通
の双方向データバスとを具備することを特徴とする仮想
記憶画像制御装置。
【請求項２】スクリーン上に表示される前記ｎ個のブロ
ックが間接テーブルのｎ個の初期ポインタによって表示
されるものであることを特徴とする特許請求の範囲第１
項記載の仮想記憶画像制御装置。
【請求項３】前記ビデオ発生器（10）及びインターフェ
ース（12）と間接テーブル（６）との間に設けられるア
ドレス分解手段（26）が該ビデオ発生器及びインターフ
ェースによって送出されるアドレスを受け取ると共に、
該各アドレスを前記画像メモリ内のブロックの先頭アド
レスを示す上部と、該ブロックのワードを指定するイン
デックスを示す下部とに分解し、このアドレスの上部は
前記間接テーブルによって受け取られ、下部は画像メモ
リによって受け取られることを特徴とする特許請求の範
囲第２項記載の仮想記憶画像制御装置。
【請求項４】前記ビデオ発生器（10）及びインターフェ
ース（12）と間接テーブル（６）との間に設けられる前
記アドレス分解手段（26）がビデオ発生器によって送出
されるアドレスを受け取る第１ラインアドレスレジスタ
（28）及び第１カラムアドレスレジスタ（30）と、イン
ターフェースによって送出されるアドレスを受け取る第
２ラインアドレスレジスタ（32）及び第２カラムアドレ
スレジスタ（34）と、ラインアドレスレジスタ及びカラ
ムアドレスレジスタによって送出されるアドレスを連結
する手段（40,42,44,46）とから構成され、アドレスの
上部の連結から生じるアドレスは間接テーブルへ供給さ
れ、アドレスの下部の連結から生じるアドレスは画像メ
モリへ供給されることを特徴とする特許請求の範囲第３
項記載の仮想記憶画像制御装置。
【請求項５】プロセッサから一次元アドレス信号を受け
取るインターフェース（12）は条件付交換手段及びメモ
リ管理ユニットから構成され、前記交換手段は画像メモ
リが指定された時、二次元アドレスを与える為にビット
を交換するように命令されることを特徴とする特許請求
の範囲第１項記載の仮想記憶画像制御装置。
【請求項６】プロセッサから一次元アドレス信号を受け
取るインターフェース（12）はメモリ管理ユニットを備
え、アドレスラインの交換によって二次元アドレスをア
ドレスバス上に送出することを特徴とする特許請求の範
囲第１項記載の仮想記憶画像制御装置。