JPH0795820B2 - ディジタル化ゴースト除去装置 - Google Patents
ディジタル化ゴースト除去装置Info
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- JPH0795820B2 JPH0795820B2 JP3034401A JP3440191A JPH0795820B2 JP H0795820 B2 JPH0795820 B2 JP H0795820B2 JP 3034401 A JP3034401 A JP 3034401A JP 3440191 A JP3440191 A JP 3440191A JP H0795820 B2 JPH0795820 B2 JP H0795820B2
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Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は、テレビジョンゴースト
を自動的に除去するためのゴースト除去装置に係り、特
にゴースト除去をディジタル的に行うディジタル化ゴー
スト除去装置に関する。
を自動的に除去するためのゴースト除去装置に係り、特
にゴースト除去をディジタル的に行うディジタル化ゴー
スト除去装置に関する。
【０００３】
【従来の技術】ディジタル等化回路を用いて自動的且つ
ディジタル的にテレビジョンゴーストを除去する装置
は、従来から知られている。その例を図１３に示す。
ディジタル的にテレビジョンゴーストを除去する装置
は、従来から知られている。その例を図１３に示す。
【０００４】この構成と動作の詳細は、文献１（村上ほ
か「ディジタル化ゴースト自動消去装置」電子通信学会
技術研究報告ＥＭＣＪ７８−３７，１９７８年１１月）
に記されているが、その概略を以下に示す。この装置は
全てディジタル化されており、ゴーストを含んだディジ
タルビデオ信号が、入力端子１を経てディジタル等化回
路２に入力される。このディジタル等化回路２は、図１
４に示されるように、Ｎ＋Ｍ個の単位遅延素子２０１
（遅延時間Ｔ［ｓｅｃ］）とＮ＋Ｍ＋１個のタップ係数
器２０２（ディジタル掛算器）と各タップ係数器の出力
を加え合わせる加算器２０３とタップ利得メモリ２０４
とから構成されている。このタップ係数器のタップ係数
（Ｃ-M〜ＣN ）は、制御回路３によって適当な値に設定
され、ゴーストの除去されたディジタルビデオ信号が、
出力端子５に出力される。
か「ディジタル化ゴースト自動消去装置」電子通信学会
技術研究報告ＥＭＣＪ７８−３７，１９７８年１１月）
に記されているが、その概略を以下に示す。この装置は
全てディジタル化されており、ゴーストを含んだディジ
タルビデオ信号が、入力端子１を経てディジタル等化回
路２に入力される。このディジタル等化回路２は、図１
４に示されるように、Ｎ＋Ｍ個の単位遅延素子２０１
（遅延時間Ｔ［ｓｅｃ］）とＮ＋Ｍ＋１個のタップ係数
器２０２（ディジタル掛算器）と各タップ係数器の出力
を加え合わせる加算器２０３とタップ利得メモリ２０４
とから構成されている。このタップ係数器のタップ係数
（Ｃ-M〜ＣN ）は、制御回路３によって適当な値に設定
され、ゴーストの除去されたディジタルビデオ信号が、
出力端子５に出力される。
【０００５】ゴーストを除去するための基準信号は、図
３に示す垂直同期信号後縁部（ａ）の微分波形（ｂ）で
あり、ゴースト検出回路３２は、この微分演算（差分演
算で代用可）を行い、垂直同期信号後縁部の立下がり部
分に対応するピークを時間基準０とし、この時間基準以
後の各ピークｄi を検出する。
３に示す垂直同期信号後縁部（ａ）の微分波形（ｂ）で
あり、ゴースト検出回路３２は、この微分演算（差分演
算で代用可）を行い、垂直同期信号後縁部の立下がり部
分に対応するピークを時間基準０とし、この時間基準以
後の各ピークｄi を検出する。
【０００６】 この微分値ｄi の符号が、遅延時間iＴを有する残留ゴ
ーストの正・負に対応する。従って、タップ利得修正回
路３１は、この微分値ｄi を用い、次式に従って各タッ
プ利得を逐次修正する。
ーストの正・負に対応する。従って、タップ利得修正回
路３１は、この微分値ｄi を用い、次式に従って各タッ
プ利得を逐次修正する。
【０００７】 Ｃi,new ＝Ｃi,old −Δsgn （ｄi ） …（２） （ｉ＝−Ｍ〜Ｎ，ｉ≠０） ここで、Ｃi,old は修正前のタップ利得、Ｃi,new は修
正後のタップ利得、Δは正の微小な修正係数であり、
（２）式はZero Forcing法として、広く知られている。
なお、中心タップ係数Ｃ0 は Ｃ0 ＝１ …（３） に固定されている。垂直同期信号が到来する毎（1/60
秒）に、この逐次修正を行うことによって、ゴーストが
除去される。シーケンスコントローラ４は、上述の制御
回路３のシーケンスを制御するものであって、例えばＲ
ＯＭを用いて構成できる。
正後のタップ利得、Δは正の微小な修正係数であり、
（２）式はZero Forcing法として、広く知られている。
なお、中心タップ係数Ｃ0 は Ｃ0 ＝１ …（３） に固定されている。垂直同期信号が到来する毎（1/60
秒）に、この逐次修正を行うことによって、ゴーストが
除去される。シーケンスコントローラ４は、上述の制御
回路３のシーケンスを制御するものであって、例えばＲ
ＯＭを用いて構成できる。
【０００８】なお、固定遅延回路の組み合わせとトラン
スバーサルフィルタによりゴーストを消去する装置も知
られている（特開昭５６−１５８５７９）。
スバーサルフィルタによりゴーストを消去する装置も知
られている（特開昭５６−１５８５７９）。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
ような従来のディジタル化ゴースト除去装置では、充分
なゴースト除去を行うためには非常に多くの係数器（掛
算器）を必要とし、それらの係数器に用いる汎用ディジ
タル掛算器が高価でありしかもその規模が大きい（１つ
の掛算器が１つのＩＣ）こと等から、実用的なゴースト
除去装置が得られなかった。一方、ＣＣＤを用いたアナ
ログ等化回路は、ゴースト除去装置として実用化されて
はいるものの消え残りとＳ／Ｎの点で問題があった。
ような従来のディジタル化ゴースト除去装置では、充分
なゴースト除去を行うためには非常に多くの係数器（掛
算器）を必要とし、それらの係数器に用いる汎用ディジ
タル掛算器が高価でありしかもその規模が大きい（１つ
の掛算器が１つのＩＣ）こと等から、実用的なゴースト
除去装置が得られなかった。一方、ＣＣＤを用いたアナ
ログ等化回路は、ゴースト除去装置として実用化されて
はいるものの消え残りとＳ／Ｎの点で問題があった。
【００１０】上記問題をもう少し具体的に述べると、近
年急速な進歩を遂げているディジタルＩＣ技術を用いて
も、１つのＩＣには、多くても１０個程度の掛算器しか
集積できない。なぜなら、ゴースト除去用トランスバー
サルフィルタの係数器としては、8bit×8bitの掛算器が
必要であり、最新の技術レベルでは、16bit ×16bitの
ＣＭＯＳ掛算器が3.5mm ×5.0mm である（文献２：Yosh
io Kaji ″A45ns 16×16ＣＭＯＳ Multiplier ″ISSCC
84 WPM8.1）ことから、実用的なチップの大きさ7mm ×7
mm のＩＣチップ上には、8bit×8bitのＣＭＯＳ掛算器
は、 より、約９個集積可能であるからである。
年急速な進歩を遂げているディジタルＩＣ技術を用いて
も、１つのＩＣには、多くても１０個程度の掛算器しか
集積できない。なぜなら、ゴースト除去用トランスバー
サルフィルタの係数器としては、8bit×8bitの掛算器が
必要であり、最新の技術レベルでは、16bit ×16bitの
ＣＭＯＳ掛算器が3.5mm ×5.0mm である（文献２：Yosh
io Kaji ″A45ns 16×16ＣＭＯＳ Multiplier ″ISSCC
84 WPM8.1）ことから、実用的なチップの大きさ7mm ×7
mm のＩＣチップ上には、8bit×8bitのＣＭＯＳ掛算器
は、 より、約９個集積可能であるからである。
【００１１】Ｎタップのトランスバーサルフィルタの除
去できるゴーストの遅延範囲はＮＴ（Ｔはサンプリング
周期，Ｔ＝１／３ｆsc，１／４ｆsc，（ｆsc（カラーサ
ブキャリア周波数＝３．５８ＭＨz ））であるから、Ｎ
＝１０，Ｔ＝７０〜１００ｎｓとすると、 ＮＴ＝０．７〜１μｓ …（５） となり、これだけでは、ゴースト除去用トランスバーサ
ルフィルタとしては、不充分であった。従って、すでに
実用化されたゴースト除去装置に用いられた等化回路
は、文献３（村上ほか「ゴーストクリーンシステム」東
芝レビューNo.1.38No. 7 昭和５８年６月）にあるよう
に、ＣＣＤ（Charge Coupled Device ）トランスバーサ
ルフィルタを用いたものであった。しかし、これはアナ
ログ信号処理デバイスであるために、特に係数器（掛算
器）の線形性と総合Ｓ／Ｎが不十分であった。この欠点
は、ゴースト除去装置として見たときに、画面上のゴー
ストの消え残りの増大と、Ｓ／Ｎの低下につながってい
た。
去できるゴーストの遅延範囲はＮＴ（Ｔはサンプリング
周期，Ｔ＝１／３ｆsc，１／４ｆsc，（ｆsc（カラーサ
ブキャリア周波数＝３．５８ＭＨz ））であるから、Ｎ
＝１０，Ｔ＝７０〜１００ｎｓとすると、 ＮＴ＝０．７〜１μｓ …（５） となり、これだけでは、ゴースト除去用トランスバーサ
ルフィルタとしては、不充分であった。従って、すでに
実用化されたゴースト除去装置に用いられた等化回路
は、文献３（村上ほか「ゴーストクリーンシステム」東
芝レビューNo.1.38No. 7 昭和５８年６月）にあるよう
に、ＣＣＤ（Charge Coupled Device ）トランスバーサ
ルフィルタを用いたものであった。しかし、これはアナ
ログ信号処理デバイスであるために、特に係数器（掛算
器）の線形性と総合Ｓ／Ｎが不十分であった。この欠点
は、ゴースト除去装置として見たときに、画面上のゴー
ストの消え残りの増大と、Ｓ／Ｎの低下につながってい
た。
【００１２】また、上記特開昭５６−１５８５７９の技
術でも一次的なゴースト除去の段階でそのゴーストを除
去しても孫ゴーストが残ってしまう問題点があった。
術でも一次的なゴースト除去の段階でそのゴーストを除
去しても孫ゴーストが残ってしまう問題点があった。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、多数の係数器等を必要とせず、従ってコス
ト、ハードウェア面からも実用に耐え得る、ゴースト除
去性能も充分なディジタル化ゴースト除去装置を提供す
ることを目的とする。
のであって、多数の係数器等を必要とせず、従ってコス
ト、ハードウェア面からも実用に耐え得る、ゴースト除
去性能も充分なディジタル化ゴースト除去装置を提供す
ることを目的とする。
【００１４】［発明の構成］
【００１５】
【課題を解決するための手段】本発明の請求項１に係る
ディジタル化ゴースト除去装置は、第１の信号が入力さ
れる第１の入力端子と、遅延時間を変化可能に前記第１
の信号を遅延させる可変遅延回路と、前記可変遅延回路
の出力が与えられ入力端が共通に接続された複数のタッ
プ係数器、前記複数のタップ係数器の出力を加算する複
数の第１の加算器、前記タップ係数器の出力を単位時間
遅延させて順次次段の前記第１の加算器に入力する複数
の単位時間遅延素子を有し、前記第１の入力端子に入力
される信号の時間軸上の位置を基準として前記可変遅延
回路による遅延量に基づく等化範囲で前記第１の信号を
等化するための信号を出力する入力加重形のディジタル
トランスバーサルフィルタと、このディジタルトランス
バーサルフィルタの前記タップ係数器のタップ利得係数
及び前記可変遅延回路における遅延時間を記憶するメモ
リと、前記可変遅延回路の出力を導出するものであっ
て、前記第１の入力端子に入力される第１の信号に対し
て所定時間遅延した信号を外部に与えることが可能な第
１の出力端子と、前記第１の出力端子からの出力を前記
ディジタルトランスバーサルフィルタの等化範囲とは異
なる所定の等化範囲で波形等化するための第２の信号が
入力可能な第２の入力端子と、前記ディジタルトランス
バーサルフィルタの出力と前記第２の入力端子に入力さ
れる前記第２の信号との和をとる第２の加算器と、この
第２の加算器の出力を導出する第２の出力端子とを備え
る等化ユニットと、少なくとも１つ以上の前記等化ユニ
ットを用い、初段の前記等化ユニットの第１の入力端子
に前記第１の信号として入力信号を与え、各段の前記等
化ユニットの第１の出力端子からの出力を次段の前記等
化ユニットの第１の入力端子に前記第１の信号として供
給し、各段の前記等化ユニットの第２の出力端子からの
出力を前段の前記等化ユニットの第２の入力端子に前記
第２の信号として供給し、初段の前記等化ユニットの第
２の出力端子から等化された出力信号を得る接続手段
と、前記各段の等化ユニットの各メモリに記憶させる前
記タップ利得係数及び前記遅延時間を求める演算手段
と、を具備したものであり、本発明の請求項２に係るデ
ィジタル化ゴースト除去装置は、第１の信号が入力され
る第１の入力端子と、遅延時間を変化可能に前記第１の
信号を遅延させる可変遅延回路と、前記第１の信号が与
えられ入力端が共通に接続された複数のタップ係数器、
前記複数のタップ係数器の出力を加算する複数の第１の
加算器、前記タップ係数器の出力を単位時間遅延させて
順次次段の前記第１の加算器に入力する複数の単位時間
遅延素子を有し、前記第１の入力端子に入力される信号
の時間軸上の位置を基準とした所定の等化範囲で前記第
１の信号を等化するための信号を出力する入力加重形の
ディジタルトランスバーサルフィルタと、このディジタ
ルトランスバーサルフィルタの前記タップ係数器のタッ
プ利得係数及び前記可変遅延回路における遅延時間を記
憶するメモリと、前記可変遅延回路の出力を導出するも
のであって、前記第１の入力端子に入力される第１の信
号に対して所定時間遅延した信号を外部に与えることが
可能な第１の出力端子と、前記第１の出力端子からの出
力を前記ディジタルトランスバーサルフィルタの等化範
囲とは異なる所定の等化範囲で波形等化するための第２
の信号が入力可能な第２の入力端子と、前記ディジタル
トランスバーサルフィルタの出力と前記第２の入力端子
に入力される前記第２の信号との和をとる第２の加算器
と、この第２の加算器の出力を導出する第２の出力端子
とを備える等化ユニットと、少なくとも２つ以上の前記
等化ユニットを用い、初段の前記等化ユニットの第１の
入力端子に前記第１の信号として入力信号を与え、各段
の前記等化ユニットの第１の出力端子からの出力を次段
の前記等化ユニットの第１の入力端子に前記第１の信号
として供給し、各段の前記等化ユニットの第２の出力端
子からの出力を前段の前記等化ユニットの第２の入力端
子に前記第２の信号として供給し、初段の前記等化ユニ
ットの第２の出力端子から等化された出力信号を得る接
続手段と、前記各段の等化ユニットの各メモリに記憶さ
せる前記タップ利得係数及び前記遅延時間を求める演算
手段と、を具備したものである。
ディジタル化ゴースト除去装置は、第１の信号が入力さ
れる第１の入力端子と、遅延時間を変化可能に前記第１
の信号を遅延させる可変遅延回路と、前記可変遅延回路
の出力が与えられ入力端が共通に接続された複数のタッ
プ係数器、前記複数のタップ係数器の出力を加算する複
数の第１の加算器、前記タップ係数器の出力を単位時間
遅延させて順次次段の前記第１の加算器に入力する複数
の単位時間遅延素子を有し、前記第１の入力端子に入力
される信号の時間軸上の位置を基準として前記可変遅延
回路による遅延量に基づく等化範囲で前記第１の信号を
等化するための信号を出力する入力加重形のディジタル
トランスバーサルフィルタと、このディジタルトランス
バーサルフィルタの前記タップ係数器のタップ利得係数
及び前記可変遅延回路における遅延時間を記憶するメモ
リと、前記可変遅延回路の出力を導出するものであっ
て、前記第１の入力端子に入力される第１の信号に対し
て所定時間遅延した信号を外部に与えることが可能な第
１の出力端子と、前記第１の出力端子からの出力を前記
ディジタルトランスバーサルフィルタの等化範囲とは異
なる所定の等化範囲で波形等化するための第２の信号が
入力可能な第２の入力端子と、前記ディジタルトランス
バーサルフィルタの出力と前記第２の入力端子に入力さ
れる前記第２の信号との和をとる第２の加算器と、この
第２の加算器の出力を導出する第２の出力端子とを備え
る等化ユニットと、少なくとも１つ以上の前記等化ユニ
ットを用い、初段の前記等化ユニットの第１の入力端子
に前記第１の信号として入力信号を与え、各段の前記等
化ユニットの第１の出力端子からの出力を次段の前記等
化ユニットの第１の入力端子に前記第１の信号として供
給し、各段の前記等化ユニットの第２の出力端子からの
出力を前段の前記等化ユニットの第２の入力端子に前記
第２の信号として供給し、初段の前記等化ユニットの第
２の出力端子から等化された出力信号を得る接続手段
と、前記各段の等化ユニットの各メモリに記憶させる前
記タップ利得係数及び前記遅延時間を求める演算手段
と、を具備したものであり、本発明の請求項２に係るデ
ィジタル化ゴースト除去装置は、第１の信号が入力され
る第１の入力端子と、遅延時間を変化可能に前記第１の
信号を遅延させる可変遅延回路と、前記第１の信号が与
えられ入力端が共通に接続された複数のタップ係数器、
前記複数のタップ係数器の出力を加算する複数の第１の
加算器、前記タップ係数器の出力を単位時間遅延させて
順次次段の前記第１の加算器に入力する複数の単位時間
遅延素子を有し、前記第１の入力端子に入力される信号
の時間軸上の位置を基準とした所定の等化範囲で前記第
１の信号を等化するための信号を出力する入力加重形の
ディジタルトランスバーサルフィルタと、このディジタ
ルトランスバーサルフィルタの前記タップ係数器のタッ
プ利得係数及び前記可変遅延回路における遅延時間を記
憶するメモリと、前記可変遅延回路の出力を導出するも
のであって、前記第１の入力端子に入力される第１の信
号に対して所定時間遅延した信号を外部に与えることが
可能な第１の出力端子と、前記第１の出力端子からの出
力を前記ディジタルトランスバーサルフィルタの等化範
囲とは異なる所定の等化範囲で波形等化するための第２
の信号が入力可能な第２の入力端子と、前記ディジタル
トランスバーサルフィルタの出力と前記第２の入力端子
に入力される前記第２の信号との和をとる第２の加算器
と、この第２の加算器の出力を導出する第２の出力端子
とを備える等化ユニットと、少なくとも２つ以上の前記
等化ユニットを用い、初段の前記等化ユニットの第１の
入力端子に前記第１の信号として入力信号を与え、各段
の前記等化ユニットの第１の出力端子からの出力を次段
の前記等化ユニットの第１の入力端子に前記第１の信号
として供給し、各段の前記等化ユニットの第２の出力端
子からの出力を前段の前記等化ユニットの第２の入力端
子に前記第２の信号として供給し、初段の前記等化ユニ
ットの第２の出力端子から等化された出力信号を得る接
続手段と、前記各段の等化ユニットの各メモリに記憶さ
せる前記タップ利得係数及び前記遅延時間を求める演算
手段と、を具備したものである。
【００１６】
【作用】本発明において、ディジタル等化回路の可変遅
延回路は、ゴーストを含むテレビジョン信号とゴースト
信号の時間差を調整する。各ディジタル等化回路の入力
加重形のディジタルトランスバーサルフィルタによって
夫々遅延時間が異なる複数のゴーストを除去する。第２
の加算器はディジタルトランスバーサルフィルタの出力
と他のディジタル等化回路の第２の出力とを加算して出
力する。こうして、初段のディジタル等化回路からは、
所定の遅延時間の複数のゴーストを除去するためのゴー
スト打消信号が発生する。減算器は入力テレビジョン信
号からゴースト打消信号を減算することにより、ゴース
トを除去した出力を出力する。
延回路は、ゴーストを含むテレビジョン信号とゴースト
信号の時間差を調整する。各ディジタル等化回路の入力
加重形のディジタルトランスバーサルフィルタによって
夫々遅延時間が異なる複数のゴーストを除去する。第２
の加算器はディジタルトランスバーサルフィルタの出力
と他のディジタル等化回路の第２の出力とを加算して出
力する。こうして、初段のディジタル等化回路からは、
所定の遅延時間の複数のゴーストを除去するためのゴー
スト打消信号が発生する。減算器は入力テレビジョン信
号からゴースト打消信号を減算することにより、ゴース
トを除去した出力を出力する。
【００１７】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係るディジタル化ゴースト
除去装置の一実施例を示すブロック図である。
て説明する。図１は本発明に係るディジタル化ゴースト
除去装置の一実施例を示すブロック図である。
【００１８】図１において、ゴーストを含んだディジタ
ルビデオ信号は、等化回路中の減算器２９の一方に入力
される。前記減算器２９の出力は、出力端子５と制御回
路３中の微分回路３３に入力されると共に、ディジタル
等化回路（以下、等化ユニットという）２１の第１の入
力端子Ｉ1 に入力され、等化ユニット２ｉ（i＝１，
２，３）の第１の出力端子Ｏ1 は、等化ユニット２ｊ
（ｊ＝ｉ＋１，ｉ＝１，２，３）の第１の入力端子Ｉ1
に接続する。等化ユニット２４の第２の入力端子Ｉ2
は、接地されており、０が入力される。また、等化ユニ
ット２ｉ（ｉ＝４，３，２）の第２の出力端子Ｏ2 は、
等化ユニット２ｊ（ｊ＝ｉ−１，ｉ＝４，３，２）の第
２の入力端子Ｉ2 に接続され、等化ユニット２１の第２
の出力端子Ｏ2からの出力は、減算器２９の他の入力端
にゴースト打消信号として入力されている。
ルビデオ信号は、等化回路中の減算器２９の一方に入力
される。前記減算器２９の出力は、出力端子５と制御回
路３中の微分回路３３に入力されると共に、ディジタル
等化回路（以下、等化ユニットという）２１の第１の入
力端子Ｉ1 に入力され、等化ユニット２ｉ（i＝１，
２，３）の第１の出力端子Ｏ1 は、等化ユニット２ｊ
（ｊ＝ｉ＋１，ｉ＝１，２，３）の第１の入力端子Ｉ1
に接続する。等化ユニット２４の第２の入力端子Ｉ2
は、接地されており、０が入力される。また、等化ユニ
ット２ｉ（ｉ＝４，３，２）の第２の出力端子Ｏ2 は、
等化ユニット２ｊ（ｊ＝ｉ−１，ｉ＝４，３，２）の第
２の入力端子Ｉ2 に接続され、等化ユニット２１の第２
の出力端子Ｏ2からの出力は、減算器２９の他の入力端
にゴースト打消信号として入力されている。
【００１９】等化ユニット２１〜２４は、全て同一構成
であり、その構成を図２に示してある。等化ユニット２
１の第１の入力端子Ｉ1 は、可変遅延回路２１１に入力
され、スイッチＳ1 の一方の入力端子と、遅延量Ｔを有
する遅延素子Ｄ1 を経てスイッチＳ1 の他の入力端子に
接続される。スイッチＳ1 の出力端子は、スイッチＳ2
の入力端子と遅延量２Ｔを有する遅延素子Ｄ2 を経て、
スイッチＳ2 の他の入力端子に接続される。以下、これ
と同一の繰返しで、Ｓ2 ，Ｄ3 ，Ｓ3 ，Ｄ4 ，Ｓ4 ，Ｄ
5 ，Ｓ5 が接続される。ここで各遅延素子Ｄｉは、シフ
トレジスタあるいは、ｉ個直列接続されたラッチで構成
されている。
であり、その構成を図２に示してある。等化ユニット２
１の第１の入力端子Ｉ1 は、可変遅延回路２１１に入力
され、スイッチＳ1 の一方の入力端子と、遅延量Ｔを有
する遅延素子Ｄ1 を経てスイッチＳ1 の他の入力端子に
接続される。スイッチＳ1 の出力端子は、スイッチＳ2
の入力端子と遅延量２Ｔを有する遅延素子Ｄ2 を経て、
スイッチＳ2 の他の入力端子に接続される。以下、これ
と同一の繰返しで、Ｓ2 ，Ｄ3 ，Ｓ3 ，Ｄ4 ，Ｓ4 ，Ｄ
5 ，Ｓ5 が接続される。ここで各遅延素子Ｄｉは、シフ
トレジスタあるいは、ｉ個直列接続されたラッチで構成
されている。
【００２０】従って、スイッチＳｉ（ｉ＝１，…，５）
が、等化ユニットメモリ２１４の遅延量メモリＤＬの値
によって設定されることによって、０〜３１Ｔの任意の
遅延（Ｔきざみ）を与える可変遅延回路が構成される。
スイッチＳ5 の出力は、遅延回路２１６に入力される。
この遅延回路２１６の目的は、スイッチＳ1 〜Ｓ5 で与
えられる信号の遅延時間をクロック時間Ｔに揃えること
である。
が、等化ユニットメモリ２１４の遅延量メモリＤＬの値
によって設定されることによって、０〜３１Ｔの任意の
遅延（Ｔきざみ）を与える可変遅延回路が構成される。
スイッチＳ5 の出力は、遅延回路２１６に入力される。
この遅延回路２１６の目的は、スイッチＳ1 〜Ｓ5 で与
えられる信号の遅延時間をクロック時間Ｔに揃えること
である。
【００２１】遅延回路２１６の出力は、可変遅延回路２
１１の出力として、ディジタルトランスバーサルフィル
タ２１２内の加重回路２２０のそれぞれのタップ係数器
であるディジタル掛算器２１２２の一方の入力に接続さ
れ、ディジタル掛算器２１２２の他の入力は、等化ユニ
ットメモリ２１４のタップ利得メモリＣ1 〜Ｃ5 に接続
されている。掛算器２１２２の出力は、タップ付遅延回
路２２１の各タップの加算器に入力され、各入力信号
は、遅延と加算が繰り返され、加算器２１３に出力され
る。すなわち、最終段の出力は、可変遅延回路２１１で
与えられた遅延量をオフセットとして有し、トランスバ
ーサルフィルタ２１２で与えられる可変タップ数５のデ
ィジタルフィルタの出力となっている。
１１の出力として、ディジタルトランスバーサルフィル
タ２１２内の加重回路２２０のそれぞれのタップ係数器
であるディジタル掛算器２１２２の一方の入力に接続さ
れ、ディジタル掛算器２１２２の他の入力は、等化ユニ
ットメモリ２１４のタップ利得メモリＣ1 〜Ｃ5 に接続
されている。掛算器２１２２の出力は、タップ付遅延回
路２２１の各タップの加算器に入力され、各入力信号
は、遅延と加算が繰り返され、加算器２１３に出力され
る。すなわち、最終段の出力は、可変遅延回路２１１で
与えられた遅延量をオフセットとして有し、トランスバ
ーサルフィルタ２１２で与えられる可変タップ数５のデ
ィジタルフィルタの出力となっている。
【００２２】このトランスバーサルフィルタ２１２の出
力は、加算器２１３において等化ユニット２１の第２の
入力端子Ｉ2 から得られる等化ユニット２２の出力信号
を遅延回路２１８で遅延された信号と加算され、遅延回
路２１５に入力される。この２つの遅延回路２１５，２
１８の目的は、入力端子からの入力信号とトランスバー
サルフィルタ２１２からの出力信号の遅延時間をクロッ
ク時間Ｔに揃えることである。
力は、加算器２１３において等化ユニット２１の第２の
入力端子Ｉ2 から得られる等化ユニット２２の出力信号
を遅延回路２１８で遅延された信号と加算され、遅延回
路２１５に入力される。この２つの遅延回路２１５，２
１８の目的は、入力端子からの入力信号とトランスバー
サルフィルタ２１２からの出力信号の遅延時間をクロッ
ク時間Ｔに揃えることである。
【００２３】遅延回路２１５からの出力は、等化ユニッ
ト２１の第２の出力端子Ｏ2 に接続される。すなわち、
この等化ユニット２１の第２の出力端子Ｏ2 より得られ
る出力信号は、各等化ユニット２４，２３，２２，２１
において発生されたゴースト除去信号となり、減算器２
９の他の入力端子に接続される。
ト２１の第２の出力端子Ｏ2 に接続される。すなわち、
この等化ユニット２１の第２の出力端子Ｏ2 より得られ
る出力信号は、各等化ユニット２４，２３，２２，２１
において発生されたゴースト除去信号となり、減算器２
９の他の入力端子に接続される。
【００２４】また、等化ユニット２１の可変遅延回路２
１１の出力は、遅延回路２１７の入力となり、２Ｔ時間
遅延されて、第１の出力端子Ｏ1 に出力されている。等
化ユニット２１の第１の出力端子Ｏ1 は、等化ユニット
２２の第１の入力端子Ｉ1 に接続されており、等化ユニ
ット２１の第１の出力端子Ｏ1 の出力を、可変遅延回路
２１１の出力より２Ｔ時間遅延することにより、等化ユ
ニット２２の可変遅延回路の遅延回路２１６と遅延回路
２１５を等化ユニット２１の遅延回路２１８による時間
遅れと、等化ユニット２１のディジタルトランスバーサ
ルフィルタ２１２による最大時間遅れ（５Ｔ時間）の補
償が行え、等化ユニットを１個以上接続した場合、接続
点におけるタップ間隔の最小間隔をＴとすることができ
る。
１１の出力は、遅延回路２１７の入力となり、２Ｔ時間
遅延されて、第１の出力端子Ｏ1 に出力されている。等
化ユニット２１の第１の出力端子Ｏ1 は、等化ユニット
２２の第１の入力端子Ｉ1 に接続されており、等化ユニ
ット２１の第１の出力端子Ｏ1 の出力を、可変遅延回路
２１１の出力より２Ｔ時間遅延することにより、等化ユ
ニット２２の可変遅延回路の遅延回路２１６と遅延回路
２１５を等化ユニット２１の遅延回路２１８による時間
遅れと、等化ユニット２１のディジタルトランスバーサ
ルフィルタ２１２による最大時間遅れ（５Ｔ時間）の補
償が行え、等化ユニットを１個以上接続した場合、接続
点におけるタップ間隔の最小間隔をＴとすることができ
る。
【００２５】すなわち、減算器２９の出力よりＩ段目の
等化ユニットの各タップからのゴースト除去信号の遅れ
時間をＲＴ〜（Ｒ＋４）・Ｔとし、Ｉ段目と（Ｉ＋１）
段目の等化ユニット間を最小間隔とすると、（Ｉ＋１）
段目の各タップのゴースト除去信号の遅れ時間は（Ｒ＋
３）・Ｔ〜（Ｒ＋７）Ｔとなる。ところで、等化ユニッ
トの第２の入力端子Ｉ2 から第２の出力端子Ｏ2 間に
は、遅延回路２１８及び２１５が入っており、Ｉ段目の
等化ユニットのゴースト除去信号は、減算器２９に入力
されるまでに、（２Ｉ−１）・Ｔ時間遅延され、（Ｉ＋
１）段目の等化ユニットのゴースト除去信号は、（２Ｉ
＋１）・Ｔ時間遅延される。その結果、減算器２９に入
力されるＩ段目の等化ユニットの各タップからのゴース
ト除去信号の遅れ時間は、（Ｒ＋２Ｉ−１）・Ｔ〜（Ｒ
＋２Ｉ＋３）・Ｔとなり、（Ｉ＋１）段目の等化ユニッ
トの各タップからのゴースト除去信号の遅れ時間は、
（Ｒ＋２Ｉ＋４）・Ｔ〜（Ｒ＋２Ｉ＋８）Ｔとなり、ゴ
ーストは、等化ユニットの接続点においても、連続的に
除去することができる。また、遅延回路２１７をなく
し、後段の可変遅延回路２１１で調整を行ってもよい。
等化ユニットの各タップからのゴースト除去信号の遅れ
時間をＲＴ〜（Ｒ＋４）・Ｔとし、Ｉ段目と（Ｉ＋１）
段目の等化ユニット間を最小間隔とすると、（Ｉ＋１）
段目の各タップのゴースト除去信号の遅れ時間は（Ｒ＋
３）・Ｔ〜（Ｒ＋７）Ｔとなる。ところで、等化ユニッ
トの第２の入力端子Ｉ2 から第２の出力端子Ｏ2 間に
は、遅延回路２１８及び２１５が入っており、Ｉ段目の
等化ユニットのゴースト除去信号は、減算器２９に入力
されるまでに、（２Ｉ−１）・Ｔ時間遅延され、（Ｉ＋
１）段目の等化ユニットのゴースト除去信号は、（２Ｉ
＋１）・Ｔ時間遅延される。その結果、減算器２９に入
力されるＩ段目の等化ユニットの各タップからのゴース
ト除去信号の遅れ時間は、（Ｒ＋２Ｉ−１）・Ｔ〜（Ｒ
＋２Ｉ＋３）・Ｔとなり、（Ｉ＋１）段目の等化ユニッ
トの各タップからのゴースト除去信号の遅れ時間は、
（Ｒ＋２Ｉ＋４）・Ｔ〜（Ｒ＋２Ｉ＋８）Ｔとなり、ゴ
ーストは、等化ユニットの接続点においても、連続的に
除去することができる。また、遅延回路２１７をなく
し、後段の可変遅延回路２１１で調整を行ってもよい。
【００２６】実施例は、等化ユニット２４〜２１の可変
遅延回路２１１の最小遅延量がＴの場合であるが、可変
遅延回路２１１の最小遅延量は、スイッチ等により、Ｔ
とは限らない。次に、等化ユニット２１において、 トランスバーサルフィルタの最大遅延量 ：Ｎ・Ｔ 可変遅延回路の最小遅延量 ：Ｓ・Ｔ 入力端子Ｉ2 と出力端子Ｏ2 間の遅延量 ：Ｍ・Ｔ …（６） 可変遅延回路と出力端子Ｏ1 間の遅延量 ：Ｑ・Ｔ 加算器２１３と出力端子Ｏ2 間の遅延量 ：Ｕ・Ｔ の場合、 Ｎ＝Ｓ＋Ｍ＋Ｑ …（７） の関係を満たせば、各等化ユニットの可変遅延回路の遅
延量を最小とした場合、各等化ユニットからのゴースト
除去信号の範囲は、減算器２９において、 第１等化ユニット:(Ｓ＋Ｕ＋１)・Ｔ〜(Ｓ＋Ｕ＋Ｎ)・Ｔ 第２等化ユニット:(Ｓ＋Ｕ＋Ｎ＋１)・Ｔ〜(Ｓ＋Ｕ＋２Ｎ)・Ｔ …（８） 第ｋ等化ユニット:{Ｓ＋Ｕ＋(ｋ−１)Ｎ＋１}・Ｔ〜(Ｓ＋Ｕ＋ｋＮ)・Ｔ となり、等化ユニット間の最小遅延はＴとなり、連続的
にゴーストを除去できる。なお、式（７）の代りに、 Ｎ＞Ｓ＋Ｍ＋Ｑ …（９） の関係であってもよく、この場合は、可変遅延回路で調
整できる。
遅延回路２１１の最小遅延量がＴの場合であるが、可変
遅延回路２１１の最小遅延量は、スイッチ等により、Ｔ
とは限らない。次に、等化ユニット２１において、 トランスバーサルフィルタの最大遅延量 ：Ｎ・Ｔ 可変遅延回路の最小遅延量 ：Ｓ・Ｔ 入力端子Ｉ2 と出力端子Ｏ2 間の遅延量 ：Ｍ・Ｔ …（６） 可変遅延回路と出力端子Ｏ1 間の遅延量 ：Ｑ・Ｔ 加算器２１３と出力端子Ｏ2 間の遅延量 ：Ｕ・Ｔ の場合、 Ｎ＝Ｓ＋Ｍ＋Ｑ …（７） の関係を満たせば、各等化ユニットの可変遅延回路の遅
延量を最小とした場合、各等化ユニットからのゴースト
除去信号の範囲は、減算器２９において、 第１等化ユニット:(Ｓ＋Ｕ＋１)・Ｔ〜(Ｓ＋Ｕ＋Ｎ)・Ｔ 第２等化ユニット:(Ｓ＋Ｕ＋Ｎ＋１)・Ｔ〜(Ｓ＋Ｕ＋２Ｎ)・Ｔ …（８） 第ｋ等化ユニット:{Ｓ＋Ｕ＋(ｋ−１)Ｎ＋１}・Ｔ〜(Ｓ＋Ｕ＋ｋＮ)・Ｔ となり、等化ユニット間の最小遅延はＴとなり、連続的
にゴーストを除去できる。なお、式（７）の代りに、 Ｎ＞Ｓ＋Ｍ＋Ｑ …（９） の関係であってもよく、この場合は、可変遅延回路で調
整できる。
【００２７】ここで、第１の実施例において図２は、 Ｎ＝５ Ｓ＝１ Ｍ＝２ …（１０） Ｑ＝２ Ｕ＝１ の場合であり、図４は、図２における遅延回路２１８が
遅延回路２３０に置き代り、遅延回路２１７がなくなっ
た点以外は図２と同じ動作を行い、 Ｎ＝５ Ｓ＝１ Ｍ＝４ …（１１） Ｑ＝０ Ｕ＝１ の場合である。図５は、図２における遅延回路２１７が
なくなり、入力端子Ｉ2からの入力信号は、遅延回路２
１８でＴだけ遅延された後、ディジタルトランスバーサ
ルフィルタ２１２に供給され、トランスバーサルフィル
タ内の加算器２３１で加算されている以外は、図２と同
じ動作を行い、 Ｎ＝５ Ｓ＝１ Ｍ＝４ …（１２） Ｑ＝０ Ｕ＝０ の場合である。図６は、図２において、遅延回路２１７
がなくなり、トランスバーサルフィルタ２１２のタップ
数が８タップとなり、可変遅延回路の最小遅延量が６・
Ｔとなった以外は、図２と同様の動作を行い、 Ｎ＝８ Ｓ＝６ Ｍ＝２ …（１３） Ｑ＝０ Ｕ＝１ の場合である。
遅延回路２３０に置き代り、遅延回路２１７がなくなっ
た点以外は図２と同じ動作を行い、 Ｎ＝５ Ｓ＝１ Ｍ＝４ …（１１） Ｑ＝０ Ｕ＝１ の場合である。図５は、図２における遅延回路２１７が
なくなり、入力端子Ｉ2からの入力信号は、遅延回路２
１８でＴだけ遅延された後、ディジタルトランスバーサ
ルフィルタ２１２に供給され、トランスバーサルフィル
タ内の加算器２３１で加算されている以外は、図２と同
じ動作を行い、 Ｎ＝５ Ｓ＝１ Ｍ＝４ …（１２） Ｑ＝０ Ｕ＝０ の場合である。図６は、図２において、遅延回路２１７
がなくなり、トランスバーサルフィルタ２１２のタップ
数が８タップとなり、可変遅延回路の最小遅延量が６・
Ｔとなった以外は、図２と同様の動作を行い、 Ｎ＝８ Ｓ＝６ Ｍ＝２ …（１３） Ｑ＝０ Ｕ＝１ の場合である。
【００２８】次に、図２の各等化ユニットの制御につい
て述べる。等化ユニット２１，２２，２３，２４の等化
ユニットメモリ２１４の制御を行うのが、制御回路３で
あり、微分回路３３の出力ｄk を入力とする出力波形メ
モリ３４と、判断と演算を行うマイクロプロセッサ３７
と、そのプログラムを保持しているＲＯＭ３６と、制御
中の諸データを保持するＲＡＭ３５と、等化ユニット２
１，２２，２３，２４とは、それぞれアドレスバス６１
とデータバス６２とで接続されている。マイクロプロセ
ッサ３７からアドレスバス６２を経由した制御信号によ
って、チップセレクタ３８は、出力波形メモリ３４、Ｒ
ＡＭ３５、ＲＯＭ３６と等化ユニット２１，２２，２
３，２４に対して、チップセレクト信号バス６３によっ
て、チップセレクト信号を与える。このような制御回路
によって、図１４に示される一般のトランスバーサルフ
ィルタを制御してゴーストを除去できることは、前記文
献３に示されているので、以下、本発明に係る等化ユニ
ット２１，２２，２３，２４の制御を、図７に示す流れ
図に従って示す。
て述べる。等化ユニット２１，２２，２３，２４の等化
ユニットメモリ２１４の制御を行うのが、制御回路３で
あり、微分回路３３の出力ｄk を入力とする出力波形メ
モリ３４と、判断と演算を行うマイクロプロセッサ３７
と、そのプログラムを保持しているＲＯＭ３６と、制御
中の諸データを保持するＲＡＭ３５と、等化ユニット２
１，２２，２３，２４とは、それぞれアドレスバス６１
とデータバス６２とで接続されている。マイクロプロセ
ッサ３７からアドレスバス６２を経由した制御信号によ
って、チップセレクタ３８は、出力波形メモリ３４、Ｒ
ＡＭ３５、ＲＯＭ３６と等化ユニット２１，２２，２
３，２４に対して、チップセレクト信号バス６３によっ
て、チップセレクト信号を与える。このような制御回路
によって、図１４に示される一般のトランスバーサルフ
ィルタを制御してゴーストを除去できることは、前記文
献３に示されているので、以下、本発明に係る等化ユニ
ット２１，２２，２３，２４の制御を、図７に示す流れ
図に従って示す。
【００２９】通常ゴーストは、遅延時間の短いほど大き
いゴーストが存在しているので、ここでは、順番に最大
ゴーストを見つけて等化ユニットを割り振る簡単な制御
について述べる。しかし、大小のゴーストが遅延時間に
無関係にある場合、大きいゴーストから順番に、等化ユ
ニットの個数だけ検出した後、遅延時間の短いゴースト
から順に等化ユニットを割り振ればよい。このような制
御もマイクロプロセッサを用いれば容易に実現できる。
いゴーストが存在しているので、ここでは、順番に最大
ゴーストを見つけて等化ユニットを割り振る簡単な制御
について述べる。しかし、大小のゴーストが遅延時間に
無関係にある場合、大きいゴーストから順番に、等化ユ
ニットの個数だけ検出した後、遅延時間の短いゴースト
から順に等化ユニットを割り振ればよい。このような制
御もマイクロプロセッサを用いれば容易に実現できる。
【００３０】すなわち、等化ユニット２１を制御するこ
とを示す等化ユニットレジスタ値ｉを１にセットする
（ブロック７０１）。次に、図３に示す垂直同期信号前
縁部の出力信号ｙk を微分回路３３を通して、微分値ｄ
k として、出力波形メモリ３４に取り込む（ブロック７
０２）。次に、図３（ｂ），（ｄ）に示す微分値ｄk の
最大ピークを検出し、そのサンプルタイミングを時間基
準Ｔφとする（ブロック７０３）。次に、最大ゴースト
を等化ユニット２１に割り振るために、サンプルタイミ
ングＴφ＋５以降の微分値ｄk の最大ピーク値ｄＴφ＋
Ｋi （i＝１，２，３，…）を検出する（ブロック７０
４）。次に、等化ユニット２１の可変遅延回路２１１の
遅延量を（Ｋ１−４）Ｔにセットする（ブロック７０
５）。ｉ≧２の時には（Ｋi −Ｋi-1 −４）・Ｔにセッ
トする。具体的には、チップセレクタ３８から等化ユニ
ット２１に対するチップセレクト信号を出し、マイクロ
プロセッサ３７から等化ユニットメモリ２１４の遅延量
メモリを指示するアドレス情報を出し、マイクロプロセ
ッサから２進数に変換されたＫ１−５の値をデータバス
６２に出す。このようにして等化ユニット２１中の等化
ユニットメモリ２１４内にある遅延量メモリ（ＤＬ）値
が２進数化されたＫ１−４にセットされ、その値に基づ
いて、可変遅延回路２１１の遅延量が（Ｋ１−４）Ｔに
なるように、スイッチＳ1 〜Ｓ5 が設定される。
とを示す等化ユニットレジスタ値ｉを１にセットする
（ブロック７０１）。次に、図３に示す垂直同期信号前
縁部の出力信号ｙk を微分回路３３を通して、微分値ｄ
k として、出力波形メモリ３４に取り込む（ブロック７
０２）。次に、図３（ｂ），（ｄ）に示す微分値ｄk の
最大ピークを検出し、そのサンプルタイミングを時間基
準Ｔφとする（ブロック７０３）。次に、最大ゴースト
を等化ユニット２１に割り振るために、サンプルタイミ
ングＴφ＋５以降の微分値ｄk の最大ピーク値ｄＴφ＋
Ｋi （i＝１，２，３，…）を検出する（ブロック７０
４）。次に、等化ユニット２１の可変遅延回路２１１の
遅延量を（Ｋ１−４）Ｔにセットする（ブロック７０
５）。ｉ≧２の時には（Ｋi −Ｋi-1 −４）・Ｔにセッ
トする。具体的には、チップセレクタ３８から等化ユニ
ット２１に対するチップセレクト信号を出し、マイクロ
プロセッサ３７から等化ユニットメモリ２１４の遅延量
メモリを指示するアドレス情報を出し、マイクロプロセ
ッサから２進数に変換されたＫ１−５の値をデータバス
６２に出す。このようにして等化ユニット２１中の等化
ユニットメモリ２１４内にある遅延量メモリ（ＤＬ）値
が２進数化されたＫ１−４にセットされ、その値に基づ
いて、可変遅延回路２１１の遅延量が（Ｋ１−４）Ｔに
なるように、スイッチＳ1 〜Ｓ5 が設定される。
【００３１】次にタップ利得修正回数レジスタ（ｍ）を
１にセットする（ブロック７０６）。次に、ブロック７
０２と全く同じく、出力信号ｙk の微分値ｄk を出力波
形メモリ３４に取り込む（ブロック７０７）。このとき
の取り込み開始タイミングは同一なので、図３に示すよ
うに、最大ピーク（時間基準）は、サンプルタイミング
Ｔφになる。次に、等化ユニット２１の各タップ利得Ｃ
1 〜Ｃ5 の修正を下式に従って行う（ブロック７０
８）。
１にセットする（ブロック７０６）。次に、ブロック７
０２と全く同じく、出力信号ｙk の微分値ｄk を出力波
形メモリ３４に取り込む（ブロック７０７）。このとき
の取り込み開始タイミングは同一なので、図３に示すよ
うに、最大ピーク（時間基準）は、サンプルタイミング
Ｔφになる。次に、等化ユニット２１の各タップ利得Ｃ
1 〜Ｃ5 の修正を下式に従って行う（ブロック７０
８）。
【００３２】 Ｃj,new ＝Ｃj,old ＋Δsgn ｄＴφ＋Ｋ1 −３＋ｊ （ｊ＝１，２，３，４，５） …（１４） ここで、Ｃj,new は修正後のｊ番目のタップ利得、Ｃj,
old は修正前のｊ番目のタップ利得、Δは正の微小な修
正係数、sgn ｄＴφ＋Ｋ１−３＋ｊは、サンプルタイミ
ングＴφ＋Ｋ１−３＋ｊに対応する出力信号ｙの微分値
ｄのサンプル値の符号をとったものである。具体的に
は、等化ユニットメモリ２１４からマイクロプロセッサ
３７に読出されたタップ利得Ｃj,old と、出力波形メモ
リ３４からマイクロプロセッサ３７に読み出された微分
値ｄＴφ＋Ｋ１−３＋ｊとを（１４）式に従って、マイ
クロプロセッサ３７内にて演算して、その演算結果Ｃj,
new を等化ユニットメモリ２１４に書き込めばよい。
old は修正前のｊ番目のタップ利得、Δは正の微小な修
正係数、sgn ｄＴφ＋Ｋ１−３＋ｊは、サンプルタイミ
ングＴφ＋Ｋ１−３＋ｊに対応する出力信号ｙの微分値
ｄのサンプル値の符号をとったものである。具体的に
は、等化ユニットメモリ２１４からマイクロプロセッサ
３７に読出されたタップ利得Ｃj,old と、出力波形メモ
リ３４からマイクロプロセッサ３７に読み出された微分
値ｄＴφ＋Ｋ１−３＋ｊとを（１４）式に従って、マイ
クロプロセッサ３７内にて演算して、その演算結果Ｃj,
new を等化ユニットメモリ２１４に書き込めばよい。
【００３３】次に、タップ利得修正回数レジスタ（ｍ）
を１増やして、この場合は２にする（ブロック７０
９）。次に、所定回数（ＮTAP ）修正を行ったかどうか
判断し（ブロック７０１）、所定回数行っていなけれ
ば、ブロック７０７に戻って、タップ利得を繰返し修正
する。また、所定回数行っていれば、次の等化ユニット
２２の制御に移るために、等化ユニットレジスタ（ｉ）
を１増やして、この場合は２にする（ブロック７１
１）。次に、所定等化ユニット数（この場合は４）だけ
制御を行ったかどうか判断し（ブロック７１２）、行っ
ていなければ、ブロック７０２に戻って、次の等化ユニ
ット（この場合は、等化ユニット２２）の制御を行う。
また、行っていれば、全ての制御を停止する（ブロック
７１３）。このようにして、図３に示す遅延時間Ｋ1 Ｔ
の最大ゴーストｇ1 は、等化ユニット２１で除去され、
遅延時間Ｋ2 Ｔの２番目の大きさのゴーストｇ2 は、等
化ユニット２２で除去される。
を１増やして、この場合は２にする（ブロック７０
９）。次に、所定回数（ＮTAP ）修正を行ったかどうか
判断し（ブロック７０１）、所定回数行っていなけれ
ば、ブロック７０７に戻って、タップ利得を繰返し修正
する。また、所定回数行っていれば、次の等化ユニット
２２の制御に移るために、等化ユニットレジスタ（ｉ）
を１増やして、この場合は２にする（ブロック７１
１）。次に、所定等化ユニット数（この場合は４）だけ
制御を行ったかどうか判断し（ブロック７１２）、行っ
ていなければ、ブロック７０２に戻って、次の等化ユニ
ット（この場合は、等化ユニット２２）の制御を行う。
また、行っていれば、全ての制御を停止する（ブロック
７１３）。このようにして、図３に示す遅延時間Ｋ1 Ｔ
の最大ゴーストｇ1 は、等化ユニット２１で除去され、
遅延時間Ｋ2 Ｔの２番目の大きさのゴーストｇ2 は、等
化ユニット２２で除去される。
【００３４】なお、等化ユニット２１と２２の受け持つ
遅延時間の範囲は、図３（ｃ）に示されるＡ1 ［Ｋ1 Ｔ
−２Ｔ，Ｋ1 Ｔ＋２Ｔ］，Ａ2 ［Ｋ2 Ｔ−２Ｔ，Ｋ2 Ｔ
＋２Ｔ］となる。また、このようゴーストが２つの場
合、等化ユニット２３と２４は、本来不必要であるが、
存在しても、出力信号ｙの微分値ｄの最大ピーク（この
場合は、雑音のピーク）を中心にそれぞれ等化を行うの
で、ゴースト除去性能に問題は生じない。
遅延時間の範囲は、図３（ｃ）に示されるＡ1 ［Ｋ1 Ｔ
−２Ｔ，Ｋ1 Ｔ＋２Ｔ］，Ａ2 ［Ｋ2 Ｔ−２Ｔ，Ｋ2 Ｔ
＋２Ｔ］となる。また、このようゴーストが２つの場
合、等化ユニット２３と２４は、本来不必要であるが、
存在しても、出力信号ｙの微分値ｄの最大ピーク（この
場合は、雑音のピーク）を中心にそれぞれ等化を行うの
で、ゴースト除去性能に問題は生じない。
【００３５】また、可変遅延線の長さは、最大、隣りあ
うゴースト間の遅延時間の長さでよく、この実施例にお
いては、最大、１４３・Ｔ＝（３４×３＋３１＋３＋４
＋３）Ｔの長さのゴーストまで除去できる。
うゴースト間の遅延時間の長さでよく、この実施例にお
いては、最大、１４３・Ｔ＝（３４×３＋３１＋３＋４
＋３）Ｔの長さのゴーストまで除去できる。
【００３６】また、可変遅延回路として、図８に示すよ
うなＲＡＭを用いても、本発明は有効である。なお、Ｒ
ＡＭを可変遅延回路と用いることは、公知であるが、ア
ドレスカウンタ２１１２を遅延量に相当する分だけ繰返
しカウントさせ、それぞれのカウンタ出力の前半の時間
をＲＡＭ２１１２のリードに割り当て、後半の時間をラ
イトに割り当てて、そのリードの時間の終わる前にＲＡ
Ｍ２１１１の出力データを第１のラッチ回路２１１４で
ラッチし、クロックと同期させるため、続いてラッチ回
路２１１５でクロックと同期してラッチすればよい。Ｒ
ＡＭ２１１１のリードライトパルスと第２の前記ラッチ
回路２１１５のクロックを発生させるのが、コントロー
ル発生回路２１１３である。この図８の各タイミングを
図９に示す。
うなＲＡＭを用いても、本発明は有効である。なお、Ｒ
ＡＭを可変遅延回路と用いることは、公知であるが、ア
ドレスカウンタ２１１２を遅延量に相当する分だけ繰返
しカウントさせ、それぞれのカウンタ出力の前半の時間
をＲＡＭ２１１２のリードに割り当て、後半の時間をラ
イトに割り当てて、そのリードの時間の終わる前にＲＡ
Ｍ２１１１の出力データを第１のラッチ回路２１１４で
ラッチし、クロックと同期させるため、続いてラッチ回
路２１１５でクロックと同期してラッチすればよい。Ｒ
ＡＭ２１１１のリードライトパルスと第２の前記ラッチ
回路２１１５のクロックを発生させるのが、コントロー
ル発生回路２１１３である。この図８の各タイミングを
図９に示す。
【００３７】このように構成された同一回路構成を有す
るディジタル等化回路（等化ユニット）を複数接続した
ディジタル化ゴースト除去装置により、効果的にゴース
ト除去が行える。
るディジタル等化回路（等化ユニット）を複数接続した
ディジタル化ゴースト除去装置により、効果的にゴース
ト除去が行える。
【００３８】図１０は、ディジタル等化回路の他の例を
示す。これは、図２におけるディジタルトランスバーサ
ルフィルタと可変遅延回路の接続が逆になるだけであ
り、可変遅延回路が、後方に接続された等化ユニットの
トランスバーサルフィルタの遅延に使用される以外の動
作と効果は同様である。
示す。これは、図２におけるディジタルトランスバーサ
ルフィルタと可変遅延回路の接続が逆になるだけであ
り、可変遅延回路が、後方に接続された等化ユニットの
トランスバーサルフィルタの遅延に使用される以外の動
作と効果は同様である。
【００３９】図１１は、ディジタル等化回路の他の例を
示し、ディジタルトランスバーサルフィルタの両側に可
変遅延回路を有するものである。これも、第１の可変遅
延回路が、後方に接続された等化ユニットのトランスバ
ーサルフィルタの遅延に使用される以外は、同様の動作
と効果を有する。
示し、ディジタルトランスバーサルフィルタの両側に可
変遅延回路を有するものである。これも、第１の可変遅
延回路が、後方に接続された等化ユニットのトランスバ
ーサルフィルタの遅延に使用される以外は、同様の動作
と効果を有する。
【００４０】また、この２つの遅延回路の一方が固定遅
延回路であってもかまわないことは明らかである。
延回路であってもかまわないことは明らかである。
【００４１】また、図１中のディジタル等化回路の各ユ
ニット中のディジタルトランスバーサルフィルタのタッ
プ数と可変遅延回路の遅延量とその遅延範囲に関して
は、特に限定されていない。
ニット中のディジタルトランスバーサルフィルタのタッ
プ数と可変遅延回路の遅延量とその遅延範囲に関して
は、特に限定されていない。
【００４２】図１２は本発明の他の実施例に係るディジ
タル化ゴースト除去装置を示すブロック図である。図１
２において図１と同一の構成要素には同一符号を付して
説明を省略する。本発明は各等化ユニットの接続方法を
限定するものではなく、ディジタル等化回路を並列接続
してもよい。
タル化ゴースト除去装置を示すブロック図である。図１
２において図１と同一の構成要素には同一符号を付して
説明を省略する。本発明は各等化ユニットの接続方法を
限定するものではなく、ディジタル等化回路を並列接続
してもよい。
【００４３】すなわち、図１２に示すように、等化ユニ
ット２１，２２，２３，２４は第１の入力端子Ｉ1 が共
通接続されている。各等化ユニット２４，２３，２２，
２１の第１の入力端子Ｉ1 には減算器２９の出力が入力
される。等化ユニット２１，２２，２３の第２の出力端
子Ｏ2 からの出力は夫々等化ユニット２２，２３，２４
の第２の入力端子Ｉ2 に入力され、等化ユニット２４の
第２の出力端子Ｏ2 の出力は減算器２９の一方の端子に
入力されている。このように構成された実施例において
は、各等化ユニット２１，２２，２３，２４の各可変遅
延回路の遅延量をゴーストの遅延時間に応じて設定す
る。これにより、各等化ユニット２１，２２，２３，２
４において、夫々各可変遅延回路の遅延量に基づく遅延
時間のゴーストを除去するための出力が作成される。こ
の出力は各等化ユニットにおいて加算され、等化ユニッ
ト２４から減算器２９に与えられる。こうして、減算器
２９は入力端子１を介して入力されたビデオ信号から等
化ユニット２４の出力を減算することにより、ゴースト
を除去した出力を出力端子５に出力する。
ット２１，２２，２３，２４は第１の入力端子Ｉ1 が共
通接続されている。各等化ユニット２４，２３，２２，
２１の第１の入力端子Ｉ1 には減算器２９の出力が入力
される。等化ユニット２１，２２，２３の第２の出力端
子Ｏ2 からの出力は夫々等化ユニット２２，２３，２４
の第２の入力端子Ｉ2 に入力され、等化ユニット２４の
第２の出力端子Ｏ2 の出力は減算器２９の一方の端子に
入力されている。このように構成された実施例において
は、各等化ユニット２１，２２，２３，２４の各可変遅
延回路の遅延量をゴーストの遅延時間に応じて設定す
る。これにより、各等化ユニット２１，２２，２３，２
４において、夫々各可変遅延回路の遅延量に基づく遅延
時間のゴーストを除去するための出力が作成される。こ
の出力は各等化ユニットにおいて加算され、等化ユニッ
ト２４から減算器２９に与えられる。こうして、減算器
２９は入力端子１を介して入力されたビデオ信号から等
化ユニット２４の出力を減算することにより、ゴースト
を除去した出力を出力端子５に出力する。
【００４４】このように、本実施例においても図１の実
施例と同様の効果を得ることができる。
施例と同様の効果を得ることができる。
【００４５】また、本発明のディジタル化ゴースト除去
装置では図１及び図１２に示すように、等化ユニットは
全体として、フィードバック接続されているが、フィー
ドフォワード接続であっても本発明は有効である。
装置では図１及び図１２に示すように、等化ユニットは
全体として、フィードバック接続されているが、フィー
ドフォワード接続であっても本発明は有効である。
【００４６】また、図１及び図１２において、主信号も
等化ユニットを通過させる波形等化モードであっても、
本発明は有効である。
等化ユニットを通過させる波形等化モードであっても、
本発明は有効である。
【００４７】
【発明の効果】以上説明したように本発明によれば、全
体としてタップ数は少なくて済みコスト的に低く、ハー
ドウェア的にもそれ程複雑ではなく、消え残りが少なく
Ｓ／Ｎのよいテレビジョン信号が得られる充分実用的な
ディジタル化ゴースト除去装置が得られる。入力加重形
のディジタルトランスバーサルフィルタを用いており、
各第１の加算器を２入力１出力として構成することがで
き構成が容易である利点がある。更に、ディジタル等化
回路を加えていくことにより孫ゴーストも除去できるゴ
ースト除去性能の高い装置が得られる。
体としてタップ数は少なくて済みコスト的に低く、ハー
ドウェア的にもそれ程複雑ではなく、消え残りが少なく
Ｓ／Ｎのよいテレビジョン信号が得られる充分実用的な
ディジタル化ゴースト除去装置が得られる。入力加重形
のディジタルトランスバーサルフィルタを用いており、
各第１の加算器を２入力１出力として構成することがで
き構成が容易である利点がある。更に、ディジタル等化
回路を加えていくことにより孫ゴーストも除去できるゴ
ースト除去性能の高い装置が得られる。
【図１】本発明に係るディジタル化ゴースト除去装置の
一実施例を示すブロック図。
一実施例を示すブロック図。
【図２】図１中のディジタル等化回路の具体的な構成を
示すブロック図。
示すブロック図。
【図３】ゴースト除去の動作を説明するための図。
【図４】他のディジタル等化回路を示すブロック図。
【図５】他のディジタル等化回路を示すブロック図。
【図６】他のディジタル等化回路を示すブロック図。
【図７】図１の実施例の動作を説明するための動作流れ
図。
図。
【図８】ディジタル等化回路の可変遅延回路の他の例を
示す回路図。
示す回路図。
【図９】図８の動作を説明するためのタイミング図。
【図１０】他のディジタル等化回路を示すブロック図。
【図１１】他のディジタル等化回路を示すブロック図。
【図１２】本発明のディジタル化ゴースト除去装置の他
の実施例を示すブロック図。
の実施例を示すブロック図。
【図１３】従来のゴースト除去装置のブロック図。
【図１４】従来のディジタル等化回路の回路図。
Ｉ1 …第１の入力端子 Ｉ2 …第２の入力端子 Ｏ1 …第１の出力端子 Ｏ2 …第２の出力端子 ２９…減算器 ２１，２２，２３，２４…ディジタル等化回路（等化ユ
ニット）
ニット）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−214387（ＪＰ，Ａ) 特開 昭56−147572（ＪＰ，Ａ) 特開 昭56−158579（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 第１の信号が入力される第１の入力端子
と、 遅延時間を変化可能に前記第１の信号を遅延させる可変
遅延回路と、 前記可変遅延回路の出力が与えられ入力端が共通に接続
された複数のタップ係数器、前記複数のタップ係数器の
出力を加算する複数の第１の加算器、前記タップ係数器
の出力を単位時間遅延させて順次次段の前記第１の加算
器に入力する複数の単位時間遅延素子を有し、前記第１
の入力端子に入力される信号の時間軸上の位置を基準と
して前記可変遅延回路による遅延量に基づく等化範囲で
前記第１の信号を等化するための信号を出力する入力加
重形のディジタルトランスバーサルフィルタと、 このディジタルトランスバーサルフィルタの前記タップ
係数器のタップ利得係数及び前記可変遅延回路における
遅延時間を記憶するメモリと、 前記可変遅延回路の出力を導出するものであって、前記
第１の入力端子に入力される第１の信号に対して所定時
間遅延した信号を外部に与えることが可能な第１の出力
端子と、 前記第１の出力端子からの出力を前記ディジタルトラン
スバーサルフィルタの等化範囲とは異なる所定の等化範
囲で波形等化するための第２の信号が入力可能な第２の
入力端子と、 前記ディジタルトランスバーサルフィルタの出力と前記
第２の入力端子に入力される前記第２の信号との和をと
る第２の加算器と、 この第２の加算器の出力を導出する第２の出力端子と を備える等化ユニットと、 少なくとも２つ以上の前記等化ユニットを用い、初段の
前記等化ユニットの第１の入力端子に前記第１の信号と
して入力信号を与え、各段の前記等化ユニットの第１の
出力端子からの出力を次段の前記等化ユニットの第１の
入力端子に前記第１の信号として供給し、各段の前記等
化ユニットの第２の出力端子からの出力を前段の前記等
化ユニットの第２の入力端子に前記第２の信号として供
給し、初 段の前記等化ユニットの第２の出力端子から等
化された出力信号を得る接続手段と、 前記各段の等化ユニットの各メモリに記憶させる前記タ
ップ利得係数及び前記遅延時間を求める演算手段と、 を具備したことを特徴とするディジタル化ゴースト除去
装置。 - 【請求項２】 第１の信号が入力される第１の入力端子
と、 遅延時間を変化可能に前記第１の信号を遅延させる可変
遅延回路と、 前記第１の信号が与えられ入力端が共通に接続された複
数のタップ係数器、前記複数のタップ係数器の出力を加
算する複数の第１の加算器、前記タップ係数器の出力を
単位時間遅延させて順次次段の前記第１の加算器に入力
する複数の単位時間遅延素子を有し、前記第１の入力端
子に入力される信号の時間軸上の位置を基準とした所定
の等化範囲で前記第１の信号を等化するための信号を出
力する入力加重形のディジタルトランスバーサルフィル
タと、 このディジタルトランスバーサルフィルタの前記タップ
係数器のタップ利得係数及び前記可変遅延回路における
遅延時間を記憶するメモリと、 前記可変遅延回路の出力を導出するものであって、前記
第１の入力端子に入力される第１の信号に対して所定時
間遅延した信号を外部に与えることが可能な第１の出力
端子と、 前記第１の出力端子からの出力を前記ディジタルトラン
スバーサルフィルタの等化範囲とは異なる所定の等化範
囲で波形等化するための第２の信号が入力可能な第２の
入力端子と、 前記ディジタルトランスバーサルフィルタの出力と前記
第２の入力端子に入力される前記第２の信号との和をと
る第２の加算器と、 この第２の加算器の出力を導出する第２の出力端子と を備える等化ユニットと、 少なくとも２つ以上の前記等化ユニットを用い、初段の
前記等化ユニットの第１の入力端子に前記第１の信号と
して入力信号を与え、各段の前記等化ユニットの第１の
出力端子からの出力を次段の前記等化ユニットの第１の
入力端子に前記第１の信号として供給し、各段の前記等
化ユニットの第２の出力端子からの出力 を前段の前記等
化ユニットの第２の入力端子に前記第２の信号として供
給し、初段の前記等化ユニットの第２の出力端子から等
化された出力信号を得る接続手段と、 前記各段の等化ユニットの各メモリに記憶させる前記タ
ップ利得係数及び前記遅延時間を求める演算手段と、 を具備したことを特徴とするディジタル化ゴースト除去
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034401A JPH0795820B2 (ja) | 1991-02-28 | 1991-02-28 | ディジタル化ゴースト除去装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034401A JPH0795820B2 (ja) | 1991-02-28 | 1991-02-28 | ディジタル化ゴースト除去装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59273267A Division JPH07105904B2 (ja) | 1984-12-26 | 1984-12-26 | ディジタル等化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04249983A JPH04249983A (ja) | 1992-09-04 |
| JPH0795820B2 true JPH0795820B2 (ja) | 1995-10-11 |
Family
ID=12413168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3034401A Expired - Lifetime JPH0795820B2 (ja) | 1991-02-28 | 1991-02-28 | ディジタル化ゴースト除去装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795820B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147572A (en) * | 1980-04-18 | 1981-11-16 | Toshiba Corp | Ghost elimination device |
| JPS59214387A (ja) * | 1983-05-19 | 1984-12-04 | Sony Corp | ゴ−スト除去装置 |
-
1991
- 1991-02-28 JP JP3034401A patent/JPH0795820B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04249983A (ja) | 1992-09-04 |
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