JPS61152169A - デイジタル化ゴ−スト除去装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、テレビジ璽ンゴーストを自動的に除去する為
のゴースト除去装置に係わり、特にゴースト除去をディ
ジタル的に行うディジタル化ゴースト除去装置に関する
。

〔発明の技術的背景〕

等化回路を用いて自動的且つディジタル的にテレビジ璽
ンゴーストを除去する装置は、従来から知られている。

その例を第３図に示す。

この構成と動作の詳細は、文献１（村上ほか「ディジタ
ル化ゴースト自動消去装置」電子通信学会技術研究報告
ＥＭＣＪ　７８−３７　、１９７８年１１月）に記され
ているが、その概略を以下に示す。

この装置は全てディジタル化されており、ゴーストを含
んだディジタルビデオ信号が、入力端子１を経て等化回
路２に入力される。この等化回路２は、第４図に示され
るように、Ｎ＋Ｍ個の単位時間遅延素子２０１（遅延時
間Ｔ（ｓｅｃ））とＮ＋Ｍ＋を個のタップ係数器２０２
（ディジタル掛算器）と各タップ係数器の出力を加え合
わせる加算器２０３とタップ利得メモリ２０４とから構
成されている。このタップ係数器のタップ係数（Ｃ橿〜
ＣＮ）は、制御回路３によって適当な値に設定され、ゴ
ーストの除去されたディジタルビデオ信号が、出力端子
５に出力されろう ゴーストを除去するための基準信号は、第１図に示す垂
直同期信号後縁部（ａ）の微分波形（ｂ）でありゴース
ト検出回路支は、この微分演算（差分演算で代用可）を
行い、垂直同期信号後縁部の立ち下かり部分に対応する
ピークを時間基準Ｏとし、との時間基準以後の各ピーク
ｄｉを検出する。

ｄｉ＝ｄ（最Ｔ）　＝Ｃ−７ｔ　ｙ（’）］　ｔｍｌＴ
　（置＝１〜Ｎ）　（１）この微分値ｄｉの符号が、遅
延時間ｉＴを有する残留ゴーストの正、負に対応する。

従って、タップ利得修正回路３１は、この微分値ｄｉを
用い、次式に従って各タップ利得を逐次修正する。

Ｃｉ　、ｎｅｗ　＝　Ｃｉ、ｏｌｄ−八、　５ｇｙＨｄ
　ｉ　（ｊ＝＝−Ｍ〜Ｎ　、　を襖）　（２）ここで、
　Ｃｉ、ｏｌｄは修正前のタップ利得、ＣＩ、ｎｅｗは
修正後のタップ利得、Δは正の微小な修正係数であり、
（２）式はＺｅｒｏ　Ｆｏｒｃｉｎｇ法として、広く知
られている。尚、中心タップ係数Ｃｏは Ｃｏ　＝　ｌ　　　　　　　　　　　・・・　（３）に
固定されている。垂直同期信号が到来する毎（ＩＡＯ秒
）に、この逐次修正を行うことＫよって。

ゴーストが除去される。シーケンスコントローラ４は、
上述した制御回路３のシーケンスを制御するものであっ
て、例えばＲＯＭを用いて構成できる。尚、固定遅延回
路の組み合せとトランスバーサルフィルタによりゴース
トを消去する装置も知られている〔特開昭５６−１５８
５７９　’）。

〔背景技術の問題点〕

ｊ７かしながら、上述のような従来のディジタル化ゴー
スト除去装置では、充分なゴースト除去を行う為には非
常に多くの係数器（掛算器）を必要とし、それらの係数
器に用いる汎用ディジタル掛算器が高価であシ、しかも
その規模が大きい（１つの掛算器が１つのＩＣ）こと等
から、実用的なゴースト除去装置が得られなかった。一
方、ＣＣＤを用いたアナログ等化回路は、ゴースト除去
装置として実用化されてはいるものの消え残りと８／Ｎ
の点で問題があった。

上記問題をもう少し具体的【述べると、近年急速な進歩
を逐げているディジタルＩＣ技術を用いても、１つのＩ
Ｃには、多くても１０個程度の掛算器しか集積できない
。なぜなら、ゴースト除去用トランスバーサルフィルタ
の係数器としては、８ｂｉｔＸ８ｂｉｔの掛算器が必要
であり、最新の技術レベルでは、１６ｂｉｔ　Ｘ　１６
ｂｉｔのＣＭＯ８掛算器が３．５１０１ｘｓ、ｏｎ＋　
である（文献２　：　Ｙｏｓｈｉｏ　Ｋａｊｉ　’″Ａ
　４５ｎｓ１６　Ｘ　１６　ＣＭＯ８Ｍｕ　ｌ　ｔ　ｊ
ｐ　１　ｉｅｒ”Ｉ　８　Ｓ　ＣＣ８４ＷＰＭ８．１　
）ことから、実用的なチップの大きさ７１１１１×７１
ＥＩＩのＩＣチップ上には、８ｂｉｔ　Ｘ　８ｂｉｔの
ＣＭＯ８掛算器は、 −じ工・旦・旦＝９．３　　　　　・・・　（４）３．
５Ｘ５　８　　８ より、約９個集積可能であるからである。Ｎタップのト
ランスバーサルフィルタの除去できるゴーストの遅延範
囲はＮＴ（Ｔはサンプリング周期、Ｔ　＝＝　１／３７
ｓｃ　、　１／４ｆｓｃ、　（ｆｓｃ　（カラーサブキ
ャリア周波数−３，５８ＭＨｚ　）　）であるから、Ｎ
＝１０、Ｔ＝７０ｎｓ　〜１００ｎｓとすると、 Ｎ　Ｔ　＝　０．７μＳ〜１μ　　　　　　・・　（５
）となシ、これだけでは、ゴースト除去用トランスバー
サルフィルタとしては不充分であった。

従って、既に実用化されたゴースト除去装置に用いられ
た等化回路は、文＃３（村上他「ゴーストクリーンシス
テム」東芝レビューＶｏｌ　、３８　Ｎｏ、３８Ｎｏ、
７　昭和５８年６目）にあるように、ＣＣＤ　（Ｃｈａ
ｒ−ｇ＠Ｃｏ篭ｔ１１ｅｄ　Ｄｅｖｉｃｅ）　）ランス
パーサルフィルタを用いたものであった。しかし、これ
はアナ・ログ信号処理デバイスであるためＫ、特に係数
器（掛算器）の線形性と総合いが不十分であった。この
欠点は、ゴースト除去装置として見たときに、画面上で
のゴーストの消え残りの増大と、Ｓ／Ｎの低下につなが
っていた。

又、上記特開昭５６−１５８５７９の技術でも一次的な
ゴースト除去の段階でそのゴーストを除去しても孫ゴー
ストが残ってしまう問題点らあった０〔発明の目的〕 本発明は、上述のような問題点に鑑みてなされたもので
、多数の係数器等を必要とせず、したがってコスト、ノ
・−ドウエア面からも実用に耐え得るゴースト除去性能
も充分なディジタル化ゴースト除去装置及びこの装置に
必要不可欠のディジタル等化回路を提供することを目的
とする。

〔発明の概要〕

本発明は、多数のタップを有するトランスバーサルフィ
ルタにおいても実際にゴースト除去の為に利得等を変え
る必要のあるタップは少なくてよく、他は実信号とゴー
スト信号の時間を合わせる為に必要である罠すぎない点
に着目してなされた。

調整し、出力加重形のディジタルトランスバーサルフィ
ルタにより、実際にゴースト除去を行う。

複数個のゴーストがある場合には、上記可変遅延回路と
ディジタルトランスバーサルフィルタを主要構成要素と
し、更にメモリ及び加算器を有するディジタル等化回路
を複数個用いてゴースト除去を行う。

本願における第１の発明は上記構成を有するディジタル
等化回路であるっ又、第２の発明はこのディジタル等化
回路を用い、他にゴーストを含むテレビジ璽ン信号を第
１の入力としこの入力から第２の入力を差し引く信号を
出力とする減算器を有し、減算器の出力を初段のディジ
タル等化回路の第１の入力端子への人力とし順次前段の
第１の出力端子の出力を第１の入力端子への入力とする
かあるいは前記減算器の出力を並列に各々のディジタル
等化回路の第１の入力端子への入力とし、後段のディジ
タル等化回路の第２の出力端子の出力を前段の第２の入
力端子への入力とし初段のディジタル等化回路の第２の
出力端子の出力を前記減算器の第２の入力となるように
構成したものである。

又、ディジタル等化回路を加えていくことによシ孫ゴー
ストも除去できるゴースト除去性能の高い装置が得られ
る。

〔発明の効果〕

本発明では、可変遅延回路を有しこれによシ適切に入力
信号の時間を変えゴースト信号と合わせているので、デ
ィジタルトランスバーサルフィルタのタップ数は少なく
て済むディジタル等化回路が得られる。

しかも本発明のゴースト除去装置は、上記ディジタル等
化回路を用いて構成しているので、全体としてもタップ
数は少なくて済みコスト的に低く・・−ドウエア的にも
それ程複雑ではなく、消え残りが少な（Ｓ／Ｎのよいテ
レビジョン信号が得られる充分実用的なディジタル化ゴ
ースト除去装置が得られる。

〔発明の実施例〕

以下、本発明を図面を用いて具体的に説明する。

第１図はディジタル竜等化回路の一実施例であり第２図
はこの回路（以下等化ユニットという。）を用いて構成
されたディジタル化ゴースト除去装置の一実施例である
。第２図において、ゴーストを含んだディジタルビデオ
信号は、等化回路中の減算器四の一方に入力される。減
算器四の出力は出力端子５と制御回路３中の微分回路あ
に入力されると共に、等化ユニツ）　２１の入力端子■
１に入力され、等化ユニットｚ＋（１＝ｔ、ｚ、３）の
第１の出力端子０１は、等化ユニット２　ｊｃ　ｊ＝　
＊＋ｔ、ｔ＝ｔ。

２．３）の第１の入力端子１１に接続する。等化ユニッ
ト２４の第２の入力端子■２は、接地されており、０が
入力される。また、等化ユニツ）　２ｉ（ｊ＝４．３．
２）の第２の出力端子０２は、等化ユニツ）　２ｊ　（
ｊ＝ｉ−１、量＝４．３．２）の第２の入力端子Ｉ２に
接続され１等価ユニツ）　２１の第２の出力端子０２は
、減算器四の他の入力端に入力されている。

等化ユニｙ）２１−２４は、全て同一構成であり、その
構成を第１図に示しである。等化ユニット２１の入力端
子Ｉｆは、可変遅延回路２１１に入力されスイッチＳ１
の一方の入力端子と遅延量Ｔを有する遅延素子Ｄ１を経
てスイッチＳ１の他の入力端子に接続される。スイッチ
Ｓ１の出力端子は、スイッチＳ２の入力端子と遅延量２
Ｔを有する遅延素子Ｄ２を経て、スイッチ８１の他の入
力端子に接続される。以下、これと同一の繰り返しで８
２゜Ｄ３，８３．Ｄ４，８４．Ｄ５，８５が接続される
。ここで、各遅延素子Ｄ１は、シフトレジスタあるーは
１測置列接続されたラッチで構成されている。従って、
スイッチＳはｉ＝１．・・・、５）が、等化ユニットメ
モリ２１４の遅延量メモＩＪ　Ｄ　Ｌの値忙よって設定
されることＫよって、θ〜３／１′の任意の遅延（Ｔき
ざみ）を与える可変遅延回路が構成される一前記スイッ
チＳ５の出力は、第１のラッチ回路２１６に入力される
。このラッチ回路２１６の目的は、前記スイッチ８１〜
Ｓ５で与えられる信号の遅延時間をクロック時間Ｔに揃
えることである。第１のラッチ回路２１６の出力は、可
変遅延回路２１１の出力として、出力加重形のディジタ
ルトランスバーサルフィルタ２１２内の直列接続された
単位時間遅延素子２１２１（遅延量Ｔ）に入力される。

各単位時間遅延素子２１２１の入力と出力との両側から
計５本の信号線がそれぞれタップ係数器であるディジタ
ル掛算器２１２２の一方の入力に接続され、タップ係数
器２１２２の他の入力は、等化ユニットメモリ２１４の
タップ利得メモリ０１〜Ｃ５に接続されている。各タッ
プ係数器２１２２の出力は、加算器２１２４で加算され
る。

すなわち、加算器２１２４の出力は、可変遅延回路２１
１で与えられた遅延量をオフセットとして有しトランス
バーサルフィルタ２１２で与えられる可変タップ数５の
ディジタルトランスバーサルフィルタの出力となってい
る。この加算器２１２４の出力は加算器２１３において
、等化ユニット２１の他の入力端子Ｉ２から得られる前
記等化ユニット２２の出力信号と加算され、ｓ２のラッ
チ回路２１５に入力される。このラッチ回路２１５０目
的は前記加算器２１３で与えられる信号の遅延時間をク
ロック時間Ｔにそろえることである。第２のラッチ回路
２１５からの出力は、等化ユニット２４の第２の出力端
子０２に接続される。すなわち、この等化ユニット２１
の出力端子０２よシ得られる出力信号は、各等化エニツ
）２４．Ｚ３，２２．２１において発生されたゴースト
除去信号となシ、減算器四の他の入力とされろうまた、
等化ユニット２１のディジタルトランスパ−サルフィル
タ２１２の単位時間遅延素子２１２１において、単位時
間遅延素子２１２１の最終段よシ１段前子０１は、等御
ユニット２２の第１の入力端子１１に接続されており、
等化ユニツ）　２１の第１の出力端子０１を単位遅延素
子２１２１の最終段より、１段前方とすることにより、
等化ユニットｎの可変遅延回路の第１のラッチ回路２１
６による時間遅れ■の補償が行え、等化ユニットを複数
接続した場合、接続点における等化ユニット間の最小間
隔はφとなる。

即ち、減算器器の出力より１段目の等化ユニットの各タ
ップからのゴースト除去信号の遅れ時間をＲ，Ｔ〜（Ｒ
＋４）・Ｔとし、１段目と（Ｉ＋１）段目の等化ユニッ
ト間を最小間隔とすると、（Ｉ＋１）段目の各タップの
ゴースト除去信号の遅れ時間は（Ｒ＋４）・Ｔ〜（Ｒ＋
８）Ｔとなる。ところで、等化ユニットの入力端子Ｉ２
から出力端子０２間には第２のラッチ回路２１５が入っ
ており、１段目の等化ユニットのゴースト除去信号は、
殖算器四に入力されるまでに、■・１時間遅延され、（
Ｉ＋１）段目の等化ユニットのゴースト除去信号は、　
（Ｉ＋ｔ）１時間遅延される。

その結果、減算器器に入力される１段目の等化ユニット
の各タップからのゴースト除去信号の遅れ時間は、（Ｒ
＋Ｉ）・Ｔ〜（Ｒ＋Ｉ＋４　）Ｔとなり％（Ｉ＋１）段
目の等化ユニットの各タップからのゴースト除去信号の
遅れ時間は、（Ｒ＋Ｉ＋５）・Ｔ〜（Ｒ，＋Ｉ＋９）・
Ｔトナリ、ゴーストは等化ユニットの接続点においても
、連続的に除去することができる。

上記実施例は、等化ユニツ）２４の可変遅延回路２１１
の最小遅延量が、Ｔの場合であるが、可変遅延回路２１
１の最小遅延量は、スイッチ等により。

Ｔとは限らない。

次に、トランスバーサルフィルタにおいて、であシ、等
化ユニットの第２の入力端子Ｉ２かも第２の出力端子０
２へのラッチ段数を１、可変遅延回路の最小遅延量をＭ
Ｔとした場合について考えると、この場合は等化ユニッ
トの出力端子０１を単位遅延素子２１２１の最終段より
、Ｍ段前方とすればよい。そうすれば、各等化ユニット
の可変遅延回路の遅延量を最小にした場合、各等化ユニ
ットからのゴースト除去信号の範囲は、減算器器に・お
いて、 となり１等化ユニット間の最小遅延はＴとなシ、連続的
にゴーストを除去できる。なお、等化ユニットの第１の
出力端子０１を単位遅延素子２１２１の最終段よりＭ段
以上前方としてもよく、この場合は、可変遅延回路で調
整できる。

また、等化ユニットの第２の入力端子Ｉ２から第２の出
力端子０２へのラッチの段数が８段になった場合も、同
様に考えることができ、等化ユニットの第１の出力端子
０１をトランスバーサルフィルタの単位時間遅延素子の
最終段よシ、（Ｍ＋８−１）段前方にとればよい。

次に、各等化ユニットの制御について述べる。

等化ユニツ）　２１　、２２　、　Ｚ３　、２４の等化
ユニットメモリ２１４の制御を行うのが制御回路３であ
り、微分回路あの出力ｄｋを入力とする入力波形メモリ
詞と判断と演算を行うマイクロプロセッサＭと、そのプ
ログラムを保持しているＲＯＭ３６と、制御中の諸デー
タを保持するＲＡＭａｓと、等化ユニット２１゜２２．
２３．２４とは、それぞれアドレスバス６１とデータバ
ス６２とで接続されている。マイクロプロセッサＭから
アドレスバス６２を経由した制御信号忙よって、チップ
セレクタ胴は、出力波形メモリ３４、ＲＡＭ３５、ＲＯ
Ｍ３６と等化ユニット２１，２２．Ｚ３，２４に対して
、チップセレクト信号パス６３によって、チップセレク
ト信号を与える。

牛 このような制御回路によって、第１図に示されル一般の
トランスバーサルフィルタを制御してゴーストを除去で
きることは、前記文献３に示されているので、以下、本
発明Ｋかかわる前記等化ユニット２１，２２．Ｚ３，２
４の制御を、第６図に示す流れ図に従って示す。

通常、ゴーストは遅延時間の短いほど大きいゴーストが
存在しているので、ここでは順番に最大ゴーストを見つ
けて等化ユニットを割りふる簡単な制御について述べる
。しかし、大小のゴーストが遅延時間に無関係にある場
合、太き込ゴーストから順番に等化ユニットの個数だけ
検出した後、遅延時間の短いゴーストから順に等化ユニ
ットを割りふればよい。このような制御もアイクロプロ
セッサを用いれば容易に実現できる。

まず、等化ユニット２１を制御することを示す等化ユニ
ットレジスタ値ｉを１１１？：セットする。（ブロック
７０１）。次Ｋ、第５図に示す垂直同期信号前縁部の出
力信号）ｌｋを微分回路おを通して、微分値ｄｋとして
、出力波形メモリ詞に取り込む（ブロック７０２）。次
に、第５図（ｂ）　、　（ｄ）　Ｋ示す微分値ｄｋの最
大ピークを検出し、そのサンプルタイミングを時間基準
Ｔφとする（ブロック７０３）。次圧、最大ゴーストを
等化ユニット２１に割シふるために、サンプルタイミン
グＴφ＋５以降の微分値ｄｋの最大ピーク値ｄτφ十ｋ
ｌ　を検出する（ブロック７０４）。次に、前記等化ユ
ニット２１の可変遅延回路２１１の遅延量を（Ｋ１−２
−１）Ｔにセットする（ブロック７０５）。

ｉ≧２の時には（Ｋ１−Ｋ１−１−２−　ｉ　）　Ｔに
セットする。具体的には、チップセレクタ羽から等化ユ
ニット２１に対するチップセレクト信号を出し、マイク
ロプロセッサ五から等化ユニットメモリ２１４の遅延量
メモリを指示するアドレス情報を出し、マイクロプロセ
ッサから２進数に変換されたに１−３の値を前記データ
バス６２に出す。このようにして等化ユニット２１中の
等化ユニットメモリ２１４内にある遅延量メモ＋７（Ｄ
Ｌ）値が２進数化され九Ｋ１−３にセットされ、その値
に基づいて、可変遅延回路２１１の遅延量が（Ｋｌ　−
３）　Ｔになるように、スイッチ８１〜Ｓ５が設定され
る。

次にタップ利得修正回数レジスタ（４を１にセットする
（ブロック７０６）。次に、ブロック７０２と全く同じ
く、出力信号ｙｓｃの微分値ｄｋを出力波形メモリ３４
に取）込む（ブロック７０７）。この時の取シ込み開始
タイミングは同一なので、第５図に示すように、最大ピ
ーク（時間基準）は、サンプルタイミングＴφになる。

次に、等化ユニット２１の各タップ利得Ｃｔ〜Ｃ５の修
正を下式に従って行う（ブロック７０８）。

Ｃｊ　、ｎｅｗ　＝　Ｃｊ　、　ｏｌｄ＋Δ・Ｓｇ”　
’　Ｔφ＋ｋｌ　−４＋　ｊ　・”　（８）ｊ：１，２
，３，４，５ ここで、ｃ３．ｎｅｗは修正後のｊ番目のタップ利得、
　Ｃｊ、ｏｌｄ　は修正前のｊ番目のタップ利得、Δは
正の微小な修正、係数、’ｇ”　’？＄＋に１−４＋ｊ
は・す７プルタイミングＴφ十ＫＩＫ対応する出力信号
ｙの微分値ｄのサンプル値の符号をとったものである。

具体的には、等化ユニットメモリ２１４からマイクロプ
ロセッサ田に読み出されたタップ利得Ｃｊ、ｏｌｄト、
出力波形メモリ讃からマイクロプロセッサ３７に読み出
された微分値ｄ麺＋ｋｔ　−ｓ＋　１とを（８）式に従
って、マイクロプロセッサａ内にて演算して、その演算
結果Ｃｊ、ｎｅｗを等化ユニットメモリ２１４に書き込
めばよい。

次に、タップ利得修正回数レジスタ（Ｏを１増やして、
この場合は２にする（ブロック７０９）。

次に、所定回数（ＮＴＡｐ）修正を行ったかどうか判断
しくブロック７１０）、所定回数行うていなければ、ブ
ロック７０７に戻って、タップ利得を繰り返し修正する
◇また、所定回数行っていれば、次の等化ユニット２２
の制御に移るためＫ、等化ユニットレジスタ（りを１増
やして、この場合は２にする（ブロック７１１）。次に
、所定等化ユニット数（この場合は４）だけ制御を行っ
たかどうか判断しくブロック７１２）、行っていなけれ
ば、ブロック７０２に戻って、次の等化ユニット（この
場合は等化ユニット２２）の制御を行う。また、行って
いれば、全ての制御を停止する（ブロック７１３）。

このようにして、第５図に示す遅延時間ＫＩＴの最大ゴ
ーストｇ１は等化ユニット２１で除去され、遅延時間に
２Ｔの２番目の大きさのゴーストｇ２は、等化ユニット
ρで除去される。

なお、等化ユニット２１とｎの受は持つ遅延時間の範囲
は、第５図（Ｃ）　Ｋ示されるＡＩ　（ＫＩＴ　−２Ｔ
　、　ＫＩＴ＋２Ｔ）、Ａ２ＣＫ２Ｔ−２Ｔ　、　Ｋ２
Ｔ＋　２Ｔ　）となる。また、このようにゴーストが２
つの場合、等化ユニット２３と冴は、本来不必要である
が、存在しても、出力信号ｙの微分値ｄの最大ピーク（
この場合は雑音のピーク）を中心にそれぞれ等化を行う
ので、ゴースト除去性能に問題は生じない。

また、可変遅延線の長さは最大（隣りあうゴースト間の
遅延晴間−２−ｉ）Ｔの長さでよく、この実施例におい
ては、最大１４．３Ｔ（あＸ３＋３１＋３＋４）’Ｉ’
）の長さのゴーストまで除去できる。

また、可変遅延回路として、第７図に示すようなＲＡＭ
を用いても本発明は有効である。なお、ＲＡＭを可変遅
延回路として用いることは、知られているが、アドレス
カウンタ２１１２を遅延量に相当する分だけ繰り返しカ
ウントさせ、それぞれのカウンタ出力の前半の時間をＲ
Ａ　Ｍ　２１１１のリードに割り合て、後半の時間をラ
イトに割夛合てて、そのリードの時間の終る前にＲＡ　
Ｍ　２１１２の出力データを第１のラッチ回路２１１４
でラッチし、クロックと同期させるため、続いて第２の
ラッチ回路２１１５でクロックと同期してラッチすれば
よい。

Ｒ，ＡＭ２１１１のリードライトパルスと第２のラッチ
回路２１１５のクロックを発生させるのが、コントロー
ル発生回路２１１３である。この第７図の回路の各タイ
ミングを第８図に示す。

以上述べたように、同一構成を有するディジタル等化回
路（等化ユニット）を複数接続したディジタル等化回路
によって、効果的にゴーストが除去できる。しかし、本
発明のディジタル化ゴースト除去装置において等化ユニ
ットを一個だけ用いてもよいことは勿論である。

第９図に本発明のディジタル等化回路の第２の実施例を
示す。これは、第１図に示す第１の実施例におけるディ
ジタルトランスバーサルフィルタ２１２と可変遅延回路
２１１の接続が逆忙なるだけであり、可変遅延回路が、
後方に接続される等化ユニットのトランスバーサルフィ
ルタの遅延に使用される以外の動作と効果は、第１の実
施例と同様である。

第１０図には、本発明のディジタル等化回路の第３の実
施例を示し、トランスバーサルフィルタの両側に各々可
変遅延回路を有するものである。これも第１の可変遅延
回路が後方に接続された等化ユニｙ　’）　（Ｄ　）　
５ンスパーサルフイルタ（７）遅延に使用される以外は
、第１の実施例と同様の動作と効果を有する。また、こ
の２つの遅延回路の一方が固定遅延回路であってもかま
わない。

１　また、本発明に係わるディジタル等化回路の各ユニ
ット中のトランスバーサルフィルタのタップ数と可変遅
延回路の遅延量とその遅延範囲に関しては、特に限定さ
れるものではない。

また、本発明は、各等化ユニットの接続方法を限定する
ものではなく、例えば、第１１図に示すようＫ、第１の
入力端子Ｉ−１を共通に接続されたディジタル等化回路
に対しても１本発明は有効である。即ち、この実施例で
は減算器四の出力を並列に各々第１の入力端子１１への
入力とし後段の第２の出力端子０２の出力を前段の第２
の入力端子０２への入力とし初段の第２の出力端子０２
の出力を減算器四の第２の入力として接続している０ま
た、第２図及び第１１図に示すように、等化ユニットは
全体としてフィードバック接続されているが、フィード
フォワード接続であっても本発明は有効である。また、
第２図及び第１１図において主信号を等化ユニットを通
過させる波形等化モードであっても本発明は有効である
。

【図面の簡単な説明】

第１図は本発明のディジタル等化回路の一実施例の回路
図、第２図は本発明のディジタル化ゴースト除去装置の
一実施例の構成図、第３図は従来のゴースト除去装置の
ブロック図、第４図は従来のディジタル等化回路のブロ
ック図、第５図はゴースト除去の動作を説明する為の図
、第６図は第２図のディジタル化ゴースト除去装置の動
作流れ図、第７図は本発明のディジタル等化回路に用い
る可変遅延回路の他の構成例を示す図、第８図は第７図
の可変遅延回路のタイミング説明図、第９図は本発明の
ディジタル等化回路の他の実施例の構成図、第１０図は
本発明のディジタル等化回路の更に他の実施例の構成図
、第１１図は本発明のディジタル化ゴースト除去装置の
他の実施例の構成図である。 ２１１・・・可変遅延回路、 ２１２・・・ディジタルトランスバーサルフィルタ、２
１３・・・第２の加算器。 １１・・・第１の入力端子、 工２・・・第２の入力端子、 ０１・・・第１の出力端子、 ０２・・・第２の出力端子、 四・・・減算器。 竿　３　図 第　４　口 −へ さ　　　　　　　　　−ｃｌ　　　　　　　　　　　始
　　　　　　　１１６　　口 を　７　図 第　８　悶 茅　９　口 囁　ｌθ　の

Claims (2)

【特許請求の範囲】
1. （１）第１の入力端子に入力される信号を遅延させる時
   間を変えられた信号を一時蓄える第１のラッチ回路を含
   む可変遅延回路と、 直列に接続された複数の単位時間遅延素子とこれら単位
   時間遅延素子の入力端と出力端及び各接続点の各々に接
   続されたタップ係数器とこれら係数器の出力の和をとる
   第１の加算器とから成る出力加重形のディジタルトラン
   スバーサルフィルタと、 このトランスバーサルフィルタの前記タップ係数器にお
   ける利得の値及び可変遅延回路における遅延時間を記憶
   するメモリと、 第１の入力端子に入り前記可変遅延回路及びディジタル
   トランスバーサルフィルタを通った信号を第１の出力端
   子に出力し前記ディジタルトランスバーサルフィルタの
   第１の加算器の出力を第１の入力とし第２の入力端子に
   入力される信号を第２の入力として両信号の和をとり第
   ２の出力端子に出力する第２の加算器と、 この加算器の出力を一時蓄える第２のラッチ回路と、 から成るディジタル等化回路。
2. （２）ゴーストを含むテレビジョン信号を第１の入力と
   しこの入力から第２の入力を差し引く信号を出力とする
   減算器と、 この減算器の出力を初段の第１の入力端子への入力とし
   順次前段の第１の出力端子の出力を第１の入力端子への
   入力とするかあるいは前記減算器の出力を並列に各々の
   第１の入力端子への入力とし後段の第２の出力端子の出
   力を前段の第２の入力端子への入力とし初段の第２の出
   力端子の出力を前記減算器の第２の入力とするディジタ
   ル等化回路と、 前記減算器の出力を入力とし前記ディジタル等化回路を
   制御する制御回路とから成り、 前記ディジタル等化回路は、第１の入力端子に入力され
   る信号を遅延させる時間を変えられた信号を一時蓄える
   第１のラッチ回路を含む可変遅延回路と、 直列に接続された複数の単位時間遅延素子とこれら単位
   時間遅延素子の入力端と出力端及び各接続点の各々に接
   続されたタップ係数器とこれら係数器の出力の和をとる
   第１の加算器とから成る出力加重形のディジタルトラン
   スバーサルフィルタと、 このトランスバーサルフィルタの前記タップ係数器にお
   ける利得の値及び可変遅延回路における遅延時間を記憶
   するメモリと、 第１の入力端子に入り前記可変遅延回路及びディジタル
   トランスバーサルフィルタを通った信号を第１の出力端
   子に出力し前記ディジタルトランスバーサルフィルタの
   第１の加算器の出力を第１の入力とし第２の入力端子に
   入力される信号を第２の入力として両信号の和をとり第
   ２の出力端子に出力する第２の加算器と、 この加算器の出力を一時蓄える第２のラッチ回路と、 から成ることを特徴とするディジタル化ゴースト除去装
   置。