JPH079624B2

JPH079624B2 - 情報処理装置

Info

Publication number: JPH079624B2
Application number: JP60091343A
Authority: JP
Inventors: 博昭金子
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-04-26
Filing date: 1985-04-26
Publication date: 1995-02-01
Anticipated expiration: 2010-02-01
Also published as: JPS61249144A

Description

【発明の詳細な説明】（技術分野）本発明は複数の動作モードを持つ情報処理装置に関す
る。

（従来技術）情報処理装置（以下、プロセッサという）の応用に関し
ては、これを利用するソフトウエア財産がそのプロセッ
サの総合性能を計る上での尺度の１つとなっている。

すなわち豊富な量の、高品質のソフトウエアをどの位有
しているかが、そのプロセッサの評価の大きな要因とな
っている。すなわち、既知のプロセッサに対して、それ
よりも処理速度が向上し、また命令機能が追加された改
良されたプロセッサが開発された場合、既知のプロセッ
サから新たなプロセッサに切り替える際に、既に開発さ
れた応用ソフトウエア資源をいかに有効利用できるかが
大きな問題になる。しかるに、新たなプロセッサと既知
のプロセッサでは一般に命令コード、レジスタ数、メモ
リ構造等のハードウエアに完全な互換性があるとは言え
ないため、既知のプロセッサ用に開発されたソフトウエ
アは新たなプロセッサ上で正しく実行できないことが多
々ある。そのため新たなプロセッサ用にソフトウエアを
再開発する必要が生じる。

しかし、新たなプロセッサ用のソフトウエアの再開発に
は、開発時間、開発費用、安定稼動までに発生するバグ
の発生による障害およびそのための保守等の様々な問題
が生じる。

過去のソフトウエア資源を最大限に有効利用し、しかも
新たなプロセッサを導入する方法として、エミュレーシ
ョンがある。この場合エミュレーション機能を有した新
しいプロセッサは、既知のプロセッサ用に開発されたソ
フトウエアを、いかにもそのプロセッサが実行している
かのごとく、新たなプロセッサのハードウエア資源を用
いて実現することができる。一方、新たなプロセッサに
最適なソフトウエアも、同一のプロセッサ上で開発、利
用することができる。この時に重要なことは、既知のプ
ロセッサのソフトウエアを新しいプロセッサ上で実行さ
せる上で、エミュレーションを意識した変更をさせない
ことである。これは、これら既知のソフトウエアに対す
る変換が単に繁雑であるというだけでなく、デバッグの
ための環境を新たなプロセッサ上で作成してやらなくて
はならないという問題を伴うためである。

ここまではまず、エミュレーションを行なうプロセッサ
の従来例について説明する。

第５図はエミュレーション機能を有するプロセッサの一
従来例であり、プロセッサの状態を保持するための複数
のフラグを格納するプロセッサ・ステータス・ワード・
レジスタ（以下、PSWという）104、PSW104内あってプロ
セッサが新しいプロセッサの機能を果たしているかエミ
ュレーションを行なっているか（この区別をプロセッサ
・モードと呼ぶ）を示すモード・フラグ105、モード・
フラグ105の内容によって外部データ・バス102を経由し
て外部メモリ101から読み出したデータを解釈し異なっ
た制御信号112を発生する命令デコーダ106、命令デコー
ダ106から得られた制御信号112によってプロセッサ内の
制御を行なう制御回路107、制御回路107によって制御を
受けるレジスタ・プログラム・カウンタやALUを含むデ
ータ処理回路108等から成る。

また第６図に示す様に、モード・フラグ105はプロセッ
サが新しいモードで（これをネイティブ・モードと称す
る）動作するか、エミュレーション動作を行なうモード
（これをエミュレーション・モードと称する）で動作す
るかを示すフラグで、PSW104を構成するひとつのビット
として用いられ、内部バス103と接続され、読出し信号2
01により内部バス103にPSW104の内容を読出したり、書
込み信号202によって内部バス103の内容を書込んで全体
の値を一度に変更したりすることができるほかに、モー
ド・フラグ書込み信号205によってモード・フラグ書込
みデータの値を設定できる。

さらにPSW104はネイティブ・モードおよびエミュレーシ
ョン・モードで共有しているが、エミュレーション・モ
ードではモード・フラグ105に対応するビットを操作す
る命令を持たない。

第７図（ａ）に示す様に、ネイティブ・モード（モード
・フラグが“1"に設定されている状態）においてPSW104
を操作する命令Ｘ（命令コードｘを持つ）の実行によっ
てモード・フラグが“0"に設定されると、プロセッサは
エミュレーション・モードに切り替わり、命令コードｍ
を持つ命令はエミュレーションされるプロセッサにおけ
る命令Meとして解釈および実行される。また第７図
（ｂ）に示す様に、エミュレーション・モードにおいて
PSW104を操作する命令Ｙ（命令コードｙ）の実行によっ
てモード・フラグが“1"に設定されると、プロセッサは
ネイティブ・モードに切り替わり、命令コードｍを持つ
命令は新しいプロセッサにおける命令Mnのものとして解
釈および実行される。

次に、前記従来例におけるネイティブ・モードとエミュ
レーション・モードとのプロセッサ・モード切替えの具
体的な動作について説明する。

ネイティブ・モードからエミュレーション・モードへプ
ロセッサ・モードを切り替えるにはPSW104内のモード・
フラグ105を“0"にクリアすればできるが、これが可能
なのは次の２つの方法がある。

１）エミュレーション開始命令の実行による第８図（ａ）に示す様に、エミュレーション開始命令BR
KEMが命令デコーダ106で解釈されると、制御部107の制
御によって以下の動作が行なわれる。

・エミュレーション・モードからネイティブ・モードに
復帰した際に次の命令Ｍから実行を再開すべく、現在の
PSW212の状態psw、プログラム・カウンタ211の内容ｍ
を、外部メモリのスタック領域に保護する。

・外部メモリのデータ領域からエミュレーション開始ア
ドレスｎを読み出しプログラム・カウンタ211に設定す
る。

・PSW212内のモード・フラグ213を“0"にクリアする。

以上の動作の結果、ｎ番地からのエミュレーションが開
始される。

２）PSWへのデータ転送命令の実行による第８図（ｂ）に示す様に、PSW212へのデータ転送を伴う
命令（特定の命令に限定されない）が命令デコーダ106
で解釈されると、内部バス103からPSW212へのデータ転
送時に、モード・フラグ213に対応すべきビット位置の
データが“0"であると、ｍ番地におかれている次の命令
Ｍからはプロセッサ・モードはエミュレーション・モー
ドに切り替わり、命令Ｍはエミュレーション・モードに
おける命令と解釈され、実行される。

一方、エミュレーション・モードでは、従来エミュレー
トされるプロセッサがモード・フラグを有していないた
め、PSWの転送命令によってプロセッサ・モードが変化
してしまうことはない。したがって、エミュレーション
・モードからネイティブ・モードへプロセッサ・モード
を切り替えは、エミュレーション終了命令の実行によ
る。

エミュレーション終了命令RETEMが命令デコーダ106で解
釈されると、制御部107の制御により以下の動作が行な
われる（第８図（ｃ）参照）。

・外部メモリのスタック領域からエミュレーションを開
始する直前のPSW212の内容pswおよびプログラム・カウ
ンタの内容ｍをそれぞれPSW212およびプログラム・カウ
ンタ211に復帰させる。

・PSW212内のモード・フラグ213を“1"にセットする。

この結果、ｍ番地からネイティブ・モードのプログラム
実行が再開される。

（解決すべき問題点）以上説明したようなエミュレーション機能を有したプロ
セッサにおいては、ネイティブ・モードの命令コード
と、エミュレーション・モードの命令コードは全く異な
るのが普通である。したがって、一旦プロセッサ・モー
ドがプログラマの意図に反して切り替わった場合、例え
ば前記従来例の動作説明において、同一の命令コードｍ
がネイティブ・モードでは命令Mn、エミュレーション・
モードでは命令Meとして解釈および実行されるため、プ
ロセッサ・モードを切り替える前のプログラムに生しく
戻せなくなる。多くの場合、誤ったモード切替えはプロ
セッサ自体の暴走を招き、プロセッサ状態の復帰を不可
能にしてしまう。

例えばPSWに外部メモリのデータ転送を伴う命令におい
て、PSW内の他のビットをクリアする意図、あるいは誤
ってモード・フラグのビット位置をクリアしたデータを
メモリに生成しておくと、プログラマの意図に反してモ
ードが切り替わってしまう。このようなメモリ内のデー
タ操作は比較的に簡単に実行できるし、PSWへのデータ
転送を伴う命令は比較的頻繁に実行されるので、プロセ
ッサの暴走の危検性は大きい。特に第９図（ａ）に示す
構造のPSW301を持つプロセッサをエミュレーションする
機能を上位互換性機能（少なくとも従来のプロセッサ用
に開発されたプログラム変更、修正なしに実行すること
ができる）として第９図（ｂ）に示す構造のPSW303を持
つプロセッサに追加し、第９図（ｃ）に示す構造のPSW3
04を持つプロセッサにおいては、エミュレーション機能
を持たない従来のプロセッサ用に開発されたプログラム
はモード・フラグ305の操作に関しては、何等考慮がさ
れていないためにPSW304への転送命令を実行した際に誤
ってエミュレーション・モードへ移ってしまい、制御不
能に陥ることが十分考えられる。

このためエミュレーション機能を追加したプロセッサに
おいても、誤ったデータ操作によるプロセッサ・モード
の変更によるプロセッサの誤動作に対する安全性、保守
性を十分考慮する必要がある。

（発明の目的）本発明は、プロセッサ・モードをデータ操作によって変
更できるようなプロセッサにおいて、誤ったデータ操作
に対してプロセッサの誤動作およびプログラムの暴走を
防ぐことのできるモード制御機能を有するプロセッサを
提供することを目的としている。

（問題点を解決するための手段）本発明は複数の動作モードを有し、前記動作モードを決
定する第一のフラグをプログラマが操作可能なレジスタ
に持つ情報処理装置において、前記第一のフラグ変化の
許可あるいは不許可状態を特殊な命令によって記憶して
おく第二のフラグ、および前記レジスタの変更が指定さ
れた場合でも前記第二のフラグが不許可状態であれば前
記第一のフラグの変更を禁止する手段から構成されるこ
とを特徴とする。

本発明によれば、エミュレーションに関するプロセッサ
の動作モードを決定するフラグの変更を、特殊な命令に
よって許可あるいは不許可することによって、前記プロ
セッサの動作モードを決定するフラグを含むレジスタの
内容変更によるプロセッサ・モード切替動作を禁止する
ことができる。

（実施例の説明）以下図面を参照して、本発明の一実施例の構成および動
作を詳細に説明する。

第１図は本発明の一実施例を示す。プロセッサの状態を
保持するための複数のフラグを格納するPSW404、PSW404
内にあってプロセッサが従来の機能を果たしているかエ
ミュレーションを行なっているか（この区別をプロセッ
サ・モードと呼ぶ）を示すモード・フラグ405、モード
・フラグ405の内容によって外部データ・バス402を経由
して外部メモリ401から読み出したデータを解釈し異な
った制御信号412を発生する命令デコーダ406、命令デコ
ーダ406から得られた制御信号412によってプロセッサ内
の制御を行なう制御回路407によって制御を受けるレジ
スタ、プログラム・カウンタやALUを含むデータ処理回
路408、制御回路407によって内部バス403からPSW404へ
のデータ転送時にモード・フラグ405の更新を許可する
かを記憶する手段409、モード・フラグ405の更新を許可
するかを記憶する手段409の内容によってモード・フラ
グ405の更新を制御する手段410から構成される。

次に本実施例の動作について説明する。

モード・フラグ405の更新を許可するかを記憶する手段4
09の出力414（以下、マスク・データという）は、プロ
セッサの初期状態で“0"にクリアされる。一方PSW404内
のモード・フラグ405もプロセッサの初期状態では“1"
にセットされ、すなわちプロセッサはネイティブ・モー
ドに設定される。

マスク・データ414が“0"であると、モード・フラグ405
の更新を制御する手段410の動作により、内部バス403か
らPSW404へのデータ転送時にモード・フラグ405の内容
変更が禁止される。すなわちモード・フラグ405は、PSW
404の他のビットが変化しても“1"のまま変化しない。

ネイティブ・モードでマスク・データ414によるモード
・フラグ405の更新のマスクを解除する命令が命令デコ
ーダ406によって解釈されると、制御回路407はモード・
フラグ405の更新を許可するかを記憶する手段409に対し
てマスク・データ414を“1"にセットするように制御信
号413を発生する。ヤスク・データ414が“1"にセットさ
れた結果、モード・フラグ405の変更が可能になる。

前記マスク・データをセットする命令が実行された後、
PSW404に新たな値を設定する命令が実行されると、内部
バス403上のモード・フラグ405のビット位置に対応する
データがそのままモード・フラグ405に設定される。す
なわち対応するビットが“0"であればプロセッサ・モー
ドはエミュレーション・モードに切り替わる。一度エミ
ュレーション・モードに入ると、今度はエミュレーショ
ン・モードからネイティブ・モードへ戻る命令が命令デ
コーダ406によって解釈されると、制御回路407はモード
・フラグ405の更新を許可するかを記憶する手段409に対
してマスク・データ414を“0"にセットするように制御
信号413を発生する。マスク・データ414が“0"にセット
された結果、モード・フラグ405の変更は不可能にな
る。

以後再び前記マスク・データをセットする命令が実行さ
れるまでは、PSW404に新たなデータをロードする命令の
実行だけでは、プロセッサ・モードをエミュレーション
・モードに切り替えることはできない。

モード・フラグ405の更新のマスクを解除する命令が、
エミュレーション開始命令BRKEMと同一にした場合、マ
スク・データ414を“1"にセットしてモード・フラグ405
の変更を許可状態にしてから、モード・フラグ405を
“0"にクリアし、エミュレーション・モードに制御が移
るまでにエミュレーション開始命令BRKEM自身以外にな
いために、モード・フラグ405の誤ったクリア動作が行
なわれることは決してなく、誤ったプロセッサ・モード
変更によるプロセッサの暴走の危険性は完全になくな
る。

第２図は、モード・フラグ405の更新を許可するかを記
憶する手段409の具体的な一実施例である。RSフリップ
・フロップ501の出力511はモード・フラグのマスク・デ
ータとなり、“0"の時モード・フラグ405の変更を禁止
し、“1"の時モード・フラグ405の変更を許可する。ま
た、プロセッサ全体のリセット信号513、および制御回
路407よりのクリア信号514を入力とする２入力ORゲート
502の出力信号がアクティブになることにより“0"にク
リアされる。さらに、制御回路407よりのセット信号512
がアクティブになることとにより“1"にセットされる。

第３図は、モード・フラグ405およびモード・フラグ405
の更新を制御する手段410の具体的な一実施例である。
Ｄフリップ・フロップ601は、モード・フラグ405から内
部バス403からの書込み機能を抜粋したものを示し、出
力611はプロセッサ・モードを表わす。また、プロセッ
サ全体のリセット信号513がアクティブになることによ
り“1"にセットされる。さらに、マスク・データ511が
アクティブの場合、モード・フラグ書込み信号613が２
入力ANDゲートを通過し、内部バス403の一部であるモー
ド・フラグ書込みデータ612の内容をラッチする。

第４図は、モード・フラグ405およびモード・フラグ405
の更新を制御する手段410の別な具体的一実施例であ
る。Ｄフリップ・フロップ601は、モード・フラグ書込
み信号613がアクティブになった場合、２入力ORゲート7
03の出力をラッチする。マスク・データ511がアクティ
ブの場合、内部バス403の一部であるモード・フラグ書
込みデータ612の内容が２入力ANDゲート702を通過し、
２入力ORゲート703の出力として選択される。一方、マ
スク・データ511がインアクティブの場合、モード・フ
ラグ405の値そのものであるＤフリップ・フロップ601の
出力611がインバータ704によって選択された２入力AND
ゲート701を通過し、２入力ORゲート703の出力として選
択される。この場合、結果的にＤフリップ・フロップ60
1の内容は変化しない。

（発明の効果）以上説明してきたように、プロセッサ・モードをデータ
操作によって変更できるようなプロセッサにおいて、デ
ータ操作が有効であることを示す信号を用いることで、
誤ったデータ操作によってプロセッサ・モードが切り替
わってしまうことを容易に避けることができ他のプロセ
ッサのエミュレーション可能なプロセッサを得ることが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図面、第２図はモード
・フラグの変更許可を記憶する手段の一実施例を示す図
面、第３図はモード・フラグの変更を制御する手段の一
実施例を示す図面、第４図はモード・フラグの変更を制
御する手段の別な一実施例を示す図面、第５図はエミュ
レーション機能を有した従来のプロセッサの構成例を示
す図面、第６図はプログラム・ステータス・ワード・レ
ジスタ（PSW）におけるモード・フラグの構成例を示す
図面、第７図はプロセッサ・モードの違いによる命令コ
ードと命令機能を説明する図面（（ａ）はネイティブ・
モードからエミュレーション・モードへ、（ｂ）はエミ
ュレーション・モードからネイティブ・モードへ移る時
の動作を示す）、第８図は従来のエミュレーション機能
を有したプロセッサの動作を説明する図面（（ａ）はエ
ミュレーション開始命令の動作、（ｂ）はPSWの転送命
令の動作、（ｃ）はエミュレーション終了命令の動作を
示す）、第９図はエミュレーション機能の追加に対する
PSWの構成を説明する図面（（ａ）はエミュレーション
されるプロセッサのPSW、（ｂ）は新たなプロセッサのP
SW、（ｃ）は新たなプロセッサにエミュレーション機能
を追加したプロセッサのPSWを示す）である。 101……外部メモリ、102……外部バス、103……内部バ
ス、104……プロセッサ・ステータス・ワード・レジス
タ（PSW）、105……モード・フラグ、106……命令デコ
ーダ、107……制御回路、108……データ処理回路、111
……プロセッサ・モード信号、112……命令デコード信
号、201……PSW読出し信号、202……PSW書込み信号、20
3……プロセッサ・モード信号、204……モード・フラグ
書込みデータ、205……モード・フラグ書込み信号、211
……プログラム・カウンタ、212……PSW、213……モー
ド・フラグ、301……エミュレーションされるプロセッ
サのPSW、302……エミュレーションされるプロセッサに
よって操作不能なPSWの部分、303……新たなプロセッサ
のPSW、304……エミュレーション機能を追加した新たな
プロセッサのPSW、305……モード・フラグ、401……外
部メモリ、402……外部バス、403……内部バス、404…
…プロセッサ・ステータス・ワード・レジスタ（PS
W）、405……モード・フラグ、406……命令デコーダ、4
07……制御回路、408……データ処理回路、409……モー
ド・フラグ変更許可記憶回路、410……モード・フラグ
変更制御回路、411……プロセッサ・モード信号、412…
…命令デコード信号、413……モード・フラグ変更許可
記憶回路制御信号、414……モード・フラグ変更制御回
路制御信号、501……RSフリップ・フロップ、502……２
入力ORゲート、511……モード・フラグ・マスク信号、5
12……セット信号、513……リセット信号、514……クリ
ア信号、601……モード・フラグ、602……２入力ANDゲ
ート、611……プロセッサ・モード信号、612……モード
・フラグ書込みデータ、613……モード・フラグ書込み
信号、701……２入力ANDゲート、702……２入力ANDゲー
ト、703……２入力ORゲート、704……インバータ。

Claims

【特許請求の範囲】

【請求項１】命令処理機能が異なる複数動作モードを有
し、前記動作モードを指定する第１のフラグをプログラ
マが操作可能なプロセッサ・ステータス・ワード・レジ
スタ内に持つ情報処理装置において、前記第１のフラグ
変化の許可または不許可状態を制御する特殊命令を解釈
する命令デコーダと、前記命令デコーダのデコード結果
に応じて前記第１のフラグ変化が許可又は不許可状態の
いずれかの状態にあるかを記憶する第２のフラグと、前
記第１のフラグを含む前記プロセッサ・ステータス・ワ
ード・レジスタに対しての操作命令実行時に前記第２の
フラグが不許可状態であるときには少なくとも前記第１
のフラグの変化を不許可にして前記動作モードの変化を
禁止する手段とを有することを特徴とする情報処理装
置。