JPH0797309B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPH0797309B2 JPH0797309B2 JP60212328A JP21232885A JPH0797309B2 JP H0797309 B2 JPH0797309 B2 JP H0797309B2 JP 60212328 A JP60212328 A JP 60212328A JP 21232885 A JP21232885 A JP 21232885A JP H0797309 B2 JPH0797309 B2 JP H0797309B2
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- JP
- Japan
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- data
- control unit
- operand
- unit
- storage control
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、データ処理装置における比較論理演算命令の
演算方式に係り、特に記憶部と記憶制御部とのデータ転
送幅が、記憶制御部と演算器とのデータ転送幅より大き
いデータ処理装置での比較論理演算装置に関する。
演算方式に係り、特に記憶部と記憶制御部とのデータ転
送幅が、記憶制御部と演算器とのデータ転送幅より大き
いデータ処理装置での比較論理演算装置に関する。
データ処理装置における比較論理演算命令は第１オペラ
ンドと第２オペランドとの関係を等しいか、第１オペラ
ンドが大きいか、もしくは小さいかを判定し、この判定
結果を条件コードとして示す命令であり、この判定は演
算器の減算機能を用いて処理するのが一般的である。こ
の為、記憶制御部で処理するデータ幅に対して演算器の
演算幅が小さい構成でのデータ処理装置での比較論理演
算命令の処理速度は演算器の演算幅により決まってしま
う。一方上記のような構成でのデータ処理装置では、記
憶制御部に減算回路を設けて記憶制御部で比較論理演算
命令を処理すれば高速化が可能となる。しかし記憶制御
部は、転送論理演算命令の高速化の為にビット単位に分
割（各バイトのビット０を集めて一つの構成とし、同様
にビット１からビット７の各々を一つの構成としたよう
な分割で、１ビットまたは数ビットまとめて分割）した
実装が普通である。この転送論理演算命令は第１オペラ
ンドの位置に第２オペランドのデータを転送する命令
で、バイト単位のシフト機能が必要であり、この為にビ
ット単位の分割とするのが実装上都合がよい。このよう
なビット単位に分割された記憶制御部に減算回路を設
け、比較論理演算命令での２つのオペランドの大小関係
を判定することは各ビット間のキャリー信号の為の信号
ピンの数の増大となり実装上困難であった。なお転送論
理演算命令の高速化として関連するものには例えば特開
昭58-182772等が挙げられる。
ンドと第２オペランドとの関係を等しいか、第１オペラ
ンドが大きいか、もしくは小さいかを判定し、この判定
結果を条件コードとして示す命令であり、この判定は演
算器の減算機能を用いて処理するのが一般的である。こ
の為、記憶制御部で処理するデータ幅に対して演算器の
演算幅が小さい構成でのデータ処理装置での比較論理演
算命令の処理速度は演算器の演算幅により決まってしま
う。一方上記のような構成でのデータ処理装置では、記
憶制御部に減算回路を設けて記憶制御部で比較論理演算
命令を処理すれば高速化が可能となる。しかし記憶制御
部は、転送論理演算命令の高速化の為にビット単位に分
割（各バイトのビット０を集めて一つの構成とし、同様
にビット１からビット７の各々を一つの構成としたよう
な分割で、１ビットまたは数ビットまとめて分割）した
実装が普通である。この転送論理演算命令は第１オペラ
ンドの位置に第２オペランドのデータを転送する命令
で、バイト単位のシフト機能が必要であり、この為にビ
ット単位の分割とするのが実装上都合がよい。このよう
なビット単位に分割された記憶制御部に減算回路を設
け、比較論理演算命令での２つのオペランドの大小関係
を判定することは各ビット間のキャリー信号の為の信号
ピンの数の増大となり実装上困難であった。なお転送論
理演算命令の高速化として関連するものには例えば特開
昭58-182772等が挙げられる。
本発明の目的は、比較論理演算命令を高速処理するデー
タ処理装置を提供することを目的とするものである。
タ処理装置を提供することを目的とするものである。
本発明の特徴は、２つのオペランドの不一致検出を記憶
制御部で行ない、不一致検出後または比較終了を検出後
２つのオペランドの関係を条件コードとして設定するに
必要なデータだけを演算部に転送し、該転送されたデー
タを演算器で判定して条件コードを設定するようにした
ことにより比較論理演算命令の高速化を図ることであ
る。
制御部で行ない、不一致検出後または比較終了を検出後
２つのオペランドの関係を条件コードとして設定するに
必要なデータだけを演算部に転送し、該転送されたデー
タを演算器で判定して条件コードを設定するようにした
ことにより比較論理演算命令の高速化を図ることであ
る。
本発明の実施例を第１図により説明する。第１図は、記
憶部（MS）1,記憶制御部（SCU）2,演算部（ALU）3,実行
制御部（ESU）４より構成され、記憶部１と記憶制御部
２との間のデータ転送幅が８バイト、記憶制御部２と演
算部３との間のデータ転送幅が４バイトのデータ処理装
置の例である。記憶制御部２は、ANDゲート25、第１オ
ペランドデータおよび第２オペランドデータを各々保持
する８バイト長のデータレジスタＡ（DRA）20,データレ
ジスタＢ（DRB）21,第２オペランドデータを第１オペラ
ンドの開始位置にシフトする整合回路（AL）22,比較回
路（COMP）23、データレジスタA20またはデータレジス
タB21の８バイト中４バイトを選択する選択回路（SEL）
24より成る。
憶部（MS）1,記憶制御部（SCU）2,演算部（ALU）3,実行
制御部（ESU）４より構成され、記憶部１と記憶制御部
２との間のデータ転送幅が８バイト、記憶制御部２と演
算部３との間のデータ転送幅が４バイトのデータ処理装
置の例である。記憶制御部２は、ANDゲート25、第１オ
ペランドデータおよび第２オペランドデータを各々保持
する８バイト長のデータレジスタＡ（DRA）20,データレ
ジスタＢ（DRB）21,第２オペランドデータを第１オペラ
ンドの開始位置にシフトする整合回路（AL）22,比較回
路（COMP）23、データレジスタA20またはデータレジス
タB21の８バイト中４バイトを選択する選択回路（SEL）
24より成る。
以下、第２図のマイクロプログラムフローに従って第１
図の動作の説明を行なう。
図の動作の説明を行なう。
第２図では、ステップ200にて第２オペランドデータを
記憶部MS1から読出す為のフェッチ起動を行なう。MS1か
ら読出された第２オペランドデータは８バイト幅のデー
タ信号線100を通して記憶制御部２内のANDゲート25によ
り有効オペランドのバイト位置だけ読出しデータが出力
され、無効オペランドのバイト位置には“0"が出力され
データレジスタDRB21に保持される。この８バイト中の
有効、無効オペランドの区別は８ビットの信号線104に
て各バイト単位に示され、実行制御部４内のオペランド
長の更新回路40にて作成され、第１オペランド，第２オ
ペランドのフェッチ起動毎に作成される。DRB21に保持
された第２オペランドデータは整合回路AL22に上がり第
１オペランドの開始位置にシフトされ比較回路COMP23に
入力される。ステップ201では第１オペランドデータをM
S1から読出す為のフェッチ起動を行ない、MS1から読出
された第１オペランドデータはデータ信号線100を通し
てSCU2内のANDゲート25、および信号線104により有効オ
ペランドのバイト位置には読出しデータが、無効オペラ
ンドのバイト位置には“0"が出力されデータレジスタDR
A20に保持され直接COMP23に入力される。COMP23に入力
された２つのオペランドは比較が行なわれ、比較処理が
終了するまでステップ200,ステップ201のマイクロプロ
グラムをくり返し実行する。比較処理の終了、は２つの
オペランドの不一致を検出するか、もしくはオペランド
長を比較し終えた時である。前者はCOMP23にて不一致を
検出し１ビットの信号線102を出力し実行制御部４に送
る。後者は実行制御部４内のオペランド長の更新回路40
にて、有効、無効オペランドを示す信号線104を出力す
るとともに、オペランド長の比較終了の判定をも行な
い、比較終了を信号線105に出力する。これら不一致信
号の信号線102,オペランド長の比較終了の信号線105を
実行制御部４内のORゲート41を通してテストマトリクス
42に入力しテストされる。このテスト結果はステップ20
1のテスト条件“TEST＝END"に反映され、テスト不成立
（END）の時はステップ200を実行し、テスト成立（EN
D）の時はステップ200およびステップ201のループを抜
けステップ202を実行する。信号線103は８バイトの比較
結果前半の４バイトまたは後半の４バイトで不一致を検
出したかを示す比較回路23の出力信号である。ステップ
202では、データレジスタA20に保持されている最終の第
１オペランドデータ８バイトを信号線103および選択回
路24にて前半４バイトもしくは後半４バイトを選択し、
４バイト幅のデータ信号線101を通して演算部３に転送
し、演算部３内の４バイト長のデータレジスタ（LX30）
にセットする。ステップ203では、データレジスタB21に
保持されている最終の第２オペランドデータ８バイトを
以下ステップ202と同様に４バイトのデータとして演算
部３内の４バイト長のデータレジスタ31（LY）にセット
するとともに、ステップ202でLX30にセットされた第１
オペランドと４バイト幅の演算器32にて減算し、減算の
結果を条件コード設定回路33により判定し大小関係を条
件コードに設定し演算を終了する。一方ステップ201で
のテスト結果で、オペランド長の比較終了によりテスト
が成立したのであれば、データレジスタA20,データレジ
スタB21には各々等しいオペランドが保持されており、
両オペランドの前半４バイトが演算部３に転送し演算し
た結果は“両オペランドが等しい”を示す条件コードが
設定されることは明らかである。このように、前半、後
半の４バイトのうち、不一致を検出した方を演算部へ送
るので、８バイト全部を送るよりも早く、大小比較結果
が得られる。
記憶部MS1から読出す為のフェッチ起動を行なう。MS1か
ら読出された第２オペランドデータは８バイト幅のデー
タ信号線100を通して記憶制御部２内のANDゲート25によ
り有効オペランドのバイト位置だけ読出しデータが出力
され、無効オペランドのバイト位置には“0"が出力され
データレジスタDRB21に保持される。この８バイト中の
有効、無効オペランドの区別は８ビットの信号線104に
て各バイト単位に示され、実行制御部４内のオペランド
長の更新回路40にて作成され、第１オペランド，第２オ
ペランドのフェッチ起動毎に作成される。DRB21に保持
された第２オペランドデータは整合回路AL22に上がり第
１オペランドの開始位置にシフトされ比較回路COMP23に
入力される。ステップ201では第１オペランドデータをM
S1から読出す為のフェッチ起動を行ない、MS1から読出
された第１オペランドデータはデータ信号線100を通し
てSCU2内のANDゲート25、および信号線104により有効オ
ペランドのバイト位置には読出しデータが、無効オペラ
ンドのバイト位置には“0"が出力されデータレジスタDR
A20に保持され直接COMP23に入力される。COMP23に入力
された２つのオペランドは比較が行なわれ、比較処理が
終了するまでステップ200,ステップ201のマイクロプロ
グラムをくり返し実行する。比較処理の終了、は２つの
オペランドの不一致を検出するか、もしくはオペランド
長を比較し終えた時である。前者はCOMP23にて不一致を
検出し１ビットの信号線102を出力し実行制御部４に送
る。後者は実行制御部４内のオペランド長の更新回路40
にて、有効、無効オペランドを示す信号線104を出力す
るとともに、オペランド長の比較終了の判定をも行な
い、比較終了を信号線105に出力する。これら不一致信
号の信号線102,オペランド長の比較終了の信号線105を
実行制御部４内のORゲート41を通してテストマトリクス
42に入力しテストされる。このテスト結果はステップ20
1のテスト条件“TEST＝END"に反映され、テスト不成立
（END）の時はステップ200を実行し、テスト成立（EN
D）の時はステップ200およびステップ201のループを抜
けステップ202を実行する。信号線103は８バイトの比較
結果前半の４バイトまたは後半の４バイトで不一致を検
出したかを示す比較回路23の出力信号である。ステップ
202では、データレジスタA20に保持されている最終の第
１オペランドデータ８バイトを信号線103および選択回
路24にて前半４バイトもしくは後半４バイトを選択し、
４バイト幅のデータ信号線101を通して演算部３に転送
し、演算部３内の４バイト長のデータレジスタ（LX30）
にセットする。ステップ203では、データレジスタB21に
保持されている最終の第２オペランドデータ８バイトを
以下ステップ202と同様に４バイトのデータとして演算
部３内の４バイト長のデータレジスタ31（LY）にセット
するとともに、ステップ202でLX30にセットされた第１
オペランドと４バイト幅の演算器32にて減算し、減算の
結果を条件コード設定回路33により判定し大小関係を条
件コードに設定し演算を終了する。一方ステップ201で
のテスト結果で、オペランド長の比較終了によりテスト
が成立したのであれば、データレジスタA20,データレジ
スタB21には各々等しいオペランドが保持されており、
両オペランドの前半４バイトが演算部３に転送し演算し
た結果は“両オペランドが等しい”を示す条件コードが
設定されることは明らかである。このように、前半、後
半の４バイトのうち、不一致を検出した方を演算部へ送
るので、８バイト全部を送るよりも早く、大小比較結果
が得られる。
第３図は、記憶制御部SCU2をビット単位に分割実装した
場合の構成図である。第３図においてLSIモジュール300
は各バイトのビット０を集めて一つのLSIモジュールと
した時の構成で、以下同様の構成でLSIモジュール301は
ビット１を集めたLSIモジュールで、各ビット単位にLSI
モジュール300からLSIモジュール307まで８ケのLSIモジ
ュールから成る。２つのオペランドデータの不一致信号
は各LSIモジュールから各１ビットずつ信号線310から信
号線317までの８本の信号線で出力され、この８本の信
号線をLSIモジュール308に集めてORゲート51を通して１
ビットの不一致信号線102を略する。さらに信号線320か
ら信号線327までの８本の信号線は各LSIモジュールでの
８ビットのデータ中、前半の４ビットで、または後半の
４ビットで不一致を検出したのかを示す信号線であり、
これら８本の信号線も信号線310から信号線317の８本と
同様LSIモジュール308に集められORゲート50を通して１
ビットの信号線103を出力する。信号線103はLSIモジュ
ール300からLSIモジュール307に各々入力され選択回路S
EL24の選択信号として使用される。
場合の構成図である。第３図においてLSIモジュール300
は各バイトのビット０を集めて一つのLSIモジュールと
した時の構成で、以下同様の構成でLSIモジュール301は
ビット１を集めたLSIモジュールで、各ビット単位にLSI
モジュール300からLSIモジュール307まで８ケのLSIモジ
ュールから成る。２つのオペランドデータの不一致信号
は各LSIモジュールから各１ビットずつ信号線310から信
号線317までの８本の信号線で出力され、この８本の信
号線をLSIモジュール308に集めてORゲート51を通して１
ビットの不一致信号線102を略する。さらに信号線320か
ら信号線327までの８本の信号線は各LSIモジュールでの
８ビットのデータ中、前半の４ビットで、または後半の
４ビットで不一致を検出したのかを示す信号線であり、
これら８本の信号線も信号線310から信号線317の８本と
同様LSIモジュール308に集められORゲート50を通して１
ビットの信号線103を出力する。信号線103はLSIモジュ
ール300からLSIモジュール307に各々入力され選択回路S
EL24の選択信号として使用される。
第４図は、第３図に示すLSIモジュール30内の比較回路C
OMP23の詳細図である。COMP23の２つの入力データを各
々a0〜a7,b0〜b7とすると、２つのデータは排他的論理
和ゲート60〜67により各ビット対応に排他的論理和がと
られる。ビット０からビット３までの排他的論理和ゲー
ト60〜63の出力はORゲート70を通し信号線320として出
力され、ビット４からビット７までの排他的論理和ゲー
ト64〜67の出力、およびDRゲート70の出力はORゲート71
を通し信号線310として出力される。つまり信号線320は
８ビットのデータ中前半の４ビットでの不一致信号であ
り、信号線310は８ビットのデータすべての不一致信号
である。
OMP23の詳細図である。COMP23の２つの入力データを各
々a0〜a7,b0〜b7とすると、２つのデータは排他的論理
和ゲート60〜67により各ビット対応に排他的論理和がと
られる。ビット０からビット３までの排他的論理和ゲー
ト60〜63の出力はORゲート70を通し信号線320として出
力され、ビット４からビット７までの排他的論理和ゲー
ト64〜67の出力、およびDRゲート70の出力はORゲート71
を通し信号線310として出力される。つまり信号線320は
８ビットのデータ中前半の４ビットでの不一致信号であ
り、信号線310は８ビットのデータすべての不一致信号
である。
以上の説明のように、記憶制御部は２つのオペランドの
比較だけを行なうので簡単なハードウェアでしかも信号
ピンも少なくて済、高速に比較処理を行なうことが可能
となる。
比較だけを行なうので簡単なハードウェアでしかも信号
ピンも少なくて済、高速に比較処理を行なうことが可能
となる。
本発明によれば、記憶制御部は２つのオペランドの一
致、不一致の比較だけを行ない、大小関係は演算器部に
必要なデータだけを転送し演算部にて判定することによ
り、オペランドを毎サイクル演算部へ転送する時間が省
け、しかも記憶制御部でのデータ幅で処理でき簡単なハ
ードウェアで信号ピンの数も増大せず比較論理演算が高
速に処理できる。
致、不一致の比較だけを行ない、大小関係は演算器部に
必要なデータだけを転送し演算部にて判定することによ
り、オペランドを毎サイクル演算部へ転送する時間が省
け、しかも記憶制御部でのデータ幅で処理でき簡単なハ
ードウェアで信号ピンの数も増大せず比較論理演算が高
速に処理できる。
第１図は本発明の一実施例を示す構成図、第２図は第１
図の構成例での可変長の比較論理演算のマイクロプログ
ラムフローの例、第３図は記憶制御部をビット単位に分
割した時の構成例、第４図は第３図での比較回路の詳細
図である。 １……記憶部,2……記憶制御部,30……演算部,4……実
行制御部,20,21,30,31……データレジスタ,22……整合
回路,23……比較回路,24……選択回路,32……演算器,33
……条件コード設定回路,40……比較終了回路,43……テ
ストマトリクス
図の構成例での可変長の比較論理演算のマイクロプログ
ラムフローの例、第３図は記憶制御部をビット単位に分
割した時の構成例、第４図は第３図での比較回路の詳細
図である。 １……記憶部,2……記憶制御部,30……演算部,4……実
行制御部,20,21,30,31……データレジスタ,22……整合
回路,23……比較回路,24……選択回路,32……演算器,33
……条件コード設定回路,40……比較終了回路,43……テ
ストマトリクス
Claims (1)
- 【請求項１】記憶部と、該記憶部からオペランドを読み
出す記憶制御部と、該記憶制御部により前記記憶部から
読み出されたオペランドを処理する演算部を具備し、前
記記憶部と前記記憶制御部とのデータ転送幅が前記記憶
制御部と前記演算部とのデータ転送幅よりも大きいデー
タ処理装置であって、前記記憶制御部は前記記憶部から
読み出した第１及び第２のオペランドを格納するための
第１及び第２のデータレジスタと、前記記憶制御部と前
記演算部間のデータ転送幅単位で前記第１及び第２のデ
ータレジスタに格納された前記第１及び第２のオペラン
ドを比較する比較器と、該比較器が不一致を検出したと
きに前記第１及び第２のオペランドの不一致部分を選択
して前記演算部へ送出するセレクタとを有し、前記演算
部は送出されてきた前記第１及び第２のオペランドの不
一致部分の大小判定を行う演算器を有することを特徴と
するデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212328A JPH0797309B2 (ja) | 1985-09-27 | 1985-09-27 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212328A JPH0797309B2 (ja) | 1985-09-27 | 1985-09-27 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273330A JPS6273330A (ja) | 1987-04-04 |
| JPH0797309B2 true JPH0797309B2 (ja) | 1995-10-18 |
Family
ID=16620718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212328A Expired - Lifetime JPH0797309B2 (ja) | 1985-09-27 | 1985-09-27 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797309B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831032B2 (ja) * | 1990-08-29 | 1996-03-27 | 三菱電機株式会社 | データ処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109932A (ja) * | 1981-12-24 | 1983-06-30 | Toshiba Eng Co Ltd | 電子計算機の比較演算器 |
-
1985
- 1985-09-27 JP JP60212328A patent/JPH0797309B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6273330A (ja) | 1987-04-04 |
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