JPH0797621B2 - ダイナミツクランダムアクセスメモリ - Google Patents
ダイナミツクランダムアクセスメモリInfo
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- JPH0797621B2 JPH0797621B2 JP61045822A JP4582286A JPH0797621B2 JP H0797621 B2 JPH0797621 B2 JP H0797621B2 JP 61045822 A JP61045822 A JP 61045822A JP 4582286 A JP4582286 A JP 4582286A JP H0797621 B2 JPH0797621 B2 JP H0797621B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 第１の実施例の模式図（第１図） 第２の実施例の模式図（第２図） 製造方法の工程図 （第３図） 従来構造例の模式図 （第４図） 発明の効果 〔概 要〕 トレンチキャパシタを有するダイナミックランダムアク
セスメモリ（以下略してDRAMと記す）セルにおいて、半
導体基体に形成したトレンチの内壁面に被着した第１の
導電層を対向電極とし、トレンチ内に誘電体層を介して
埋込まれた第２の導電層を蓄積電極とする蓄積キャパシ
タを有する構造において、対向電極の上端部をセルトラ
ンジスタのソース／ドレイン領域の底面より低く離し、
該離間部に絶縁層を介在せしめて、セルトランジスタの
ソース／ドレイン接合の耐圧の低下を防止する。
セスメモリ（以下略してDRAMと記す）セルにおいて、半
導体基体に形成したトレンチの内壁面に被着した第１の
導電層を対向電極とし、トレンチ内に誘電体層を介して
埋込まれた第２の導電層を蓄積電極とする蓄積キャパシ
タを有する構造において、対向電極の上端部をセルトラ
ンジスタのソース／ドレイン領域の底面より低く離し、
該離間部に絶縁層を介在せしめて、セルトランジスタの
ソース／ドレイン接合の耐圧の低下を防止する。
本発明は高集積、高性能のDRAMセルの構造に関する。
トレンチキャパシタはキャパシタ部が立体的（溝状）に
構成されたMOS構造で、256KビットDRAMまで一般的に用
いられてきたプレーナ型セルに比べて、実効的なキャパ
シタ面積を広くとることができるため、小型で大きな蓄
積容量が得られる特徴がある。
構成されたMOS構造で、256KビットDRAMまで一般的に用
いられてきたプレーナ型セルに比べて、実効的なキャパ
シタ面積を広くとることができるため、小型で大きな蓄
積容量が得られる特徴がある。
然しながら、トレンチキャパシタは以下に説明する問題
点を有し、更に小型で蓄積容量が大きく、高集積化して
も隣接キャパシタ間でのパンチスルーが起こらない構造
が要望される。
点を有し、更に小型で蓄積容量が大きく、高集積化して
も隣接キャパシタ間でのパンチスルーが起こらない構造
が要望される。
第４図はトレンチキャパシタセルの従来例を示す模式断
面図である。
面図である。
図において、51は半導体基体でｐ型珪素（ｐ−Si）基
板、52はセル領域を画定するフィールド絶縁層で二酸化
珪素（SiO2）層、53は蓄積電極で反転層を形成する電
子、54は誘電体層、55は多結晶珪素（ポリSi）層よりな
るセルプレート（対向電極）で、反転層53、誘電体層5
4、セルプレート55により蓄積キャパシタが構成され
る。
板、52はセル領域を画定するフィールド絶縁層で二酸化
珪素（SiO2）層、53は蓄積電極で反転層を形成する電
子、54は誘電体層、55は多結晶珪素（ポリSi）層よりな
るセルプレート（対向電極）で、反転層53、誘電体層5
4、セルプレート55により蓄積キャパシタが構成され
る。
56はゲート絶縁層、57はポリSiよりなるワード線、58
A、58Bは高濃度不純物導入領域でn+型ソース／ドレイン
領域である。該ソース／ドレイン領域58A、58Bと、ワー
ド線57をゲートとしてMISトランジスタ（FET）が構成さ
れる。
A、58Bは高濃度不純物導入領域でn+型ソース／ドレイン
領域である。該ソース／ドレイン領域58A、58Bと、ワー
ド線57をゲートとしてMISトランジスタ（FET）が構成さ
れる。
そして、ソース／ドレイン領域58Aとコンタクトし、且
つ基板上においてワード線57と垂直方向に、例えばアル
ミニウム（Al）よりなるビット線59が形成される。
つ基板上においてワード線57と垂直方向に、例えばアル
ミニウム（Al）よりなるビット線59が形成される。
この場合、蓄積キャパシタとMISトランジスタとの接続
はソース／ドレイン領域58Bと反転層53間で行われ、従
って基板側の反転層53が情報電荷を蓄積する蓄積電極と
なる。
はソース／ドレイン領域58Bと反転層53間で行われ、従
って基板側の反転層53が情報電荷を蓄積する蓄積電極と
なる。
該DRAMセルは図の右側に示されるように、近傍部に隣接
セルの蓄積キャパシタがフィールド絶縁膜52を隔てて形
成されている。点線は基板内に拡がった空乏層の先端を
表し、同図には隣接するキャパシタ同士がパンチスルー
を起こしている状態が示されている。
セルの蓄積キャパシタがフィールド絶縁膜52を隔てて形
成されている。点線は基板内に拡がった空乏層の先端を
表し、同図には隣接するキャパシタ同士がパンチスルー
を起こしている状態が示されている。
このような従来のトレンチキャパシタセルは、プレーナ
型のセルに比べ高集積化に有利ではあるが、以下に示す
ような欠点を有していた。
型のセルに比べ高集積化に有利ではあるが、以下に示す
ような欠点を有していた。
書込み電圧の損失 蓄積キャパシタはトレンチ内に形成されたMOS構造の反
転層53とセルプレート55間の容量を用いるため、反転層
53を形成するための閾値電圧分だけセルプレート電圧よ
りも低下した電圧までしか書き込めず、電源電圧を有効
に利用できない。
転層53とセルプレート55間の容量を用いるため、反転層
53を形成するための閾値電圧分だけセルプレート電圧よ
りも低下した電圧までしか書き込めず、電源電圧を有効
に利用できない。
キャパシタ間のパンチスルー 上記電圧損失を小さくするためには、基板の不純物濃度
を低くしなければならないが、低過ぎると図示のように
空乏層の拡がりによって隣接セルとトレンチキャパシタ
との間でパンチスルーを起こし、キャパシタ間が電気的
に結合して蓄積情報の信頼度が損なわれる。
を低くしなければならないが、低過ぎると図示のように
空乏層の拡がりによって隣接セルとトレンチキャパシタ
との間でパンチスルーを起こし、キャパシタ間が電気的
に結合して蓄積情報の信頼度が損なわれる。
また、トレンチ内の表面に沿って基板と逆導電型の領域
を形成する、いわゆるHi−Ｃキャパシタの構造にすれば
電圧損失の問題はなくなるが、この逆導電型領域の拡散
深さ分だけ隣接トレンチキャパシタ間の間隔が縮まった
ことになり、パンチスルーの危険性は増す。
を形成する、いわゆるHi−Ｃキャパシタの構造にすれば
電圧損失の問題はなくなるが、この逆導電型領域の拡散
深さ分だけ隣接トレンチキャパシタ間の間隔が縮まった
ことになり、パンチスルーの危険性は増す。
更にこの際、トレンチ側壁に不純物を導入するプロセス
は、イオン注入で出来ないため構造が極めて困難であ
る。
は、イオン注入で出来ないため構造が極めて困難であ
る。
ソフトエラー 基板中に蓄積電極（反転層）53から空乏層が広く拡がり
基板中に発生した小数キャリアを捕獲し易く、例えばα
線入射によるソフトエラーを起こし易い。
基板中に発生した小数キャリアを捕獲し易く、例えばα
線入射によるソフトエラーを起こし易い。
以上のような欠点がトレンチキャパシタの実用化に対し
て大きな障害となっていた。
て大きな障害となっていた。
本発明が解決しようとする問題点は、上記のように従来
のトレンチキャパシタを有するDRAMセルにおいて生じて
いた、隣接する蓄積キャパシタ間のパンチスルー、ソフ
トエラーの問題、及びセルプレート配設による集積度の
低下の問題と、更には上記を解決する際に生ずるセルト
ランジスタのソース／ドレイン接合の耐圧低下の問題で
ある。
のトレンチキャパシタを有するDRAMセルにおいて生じて
いた、隣接する蓄積キャパシタ間のパンチスルー、ソフ
トエラーの問題、及びセルプレート配設による集積度の
低下の問題と、更には上記を解決する際に生ずるセルト
ランジスタのソース／ドレイン接合の耐圧低下の問題で
ある。
かかる問題点の解決手段としては、トレンチを取り巻く
導電領域をソース・ドレイン領域から積極的に離せばよ
いのであるが、製造工程上、トレンチ表面では、ソース
・ドレイン領域とトレンチ内表面とは誘電体層で分離さ
れざるを得ない。この誘電体層を挟んで両方の領域を互
いに接続するのに、一々個々にコンタクト孔を設けたの
では、工程的に煩雑であるだけでなく、配線形成後配線
の表面に凹凸が不要にできてしまい、上部配線層の信頼
性を低下させることにもなり、ひいては装置全体の歩留
り、信頼性を低下することとなる。のみならず、配線の
ために、表面のゲート電極と近傍に形成されるワード線
との間を近接させることができずに、微細化にも逆行す
る。
導電領域をソース・ドレイン領域から積極的に離せばよ
いのであるが、製造工程上、トレンチ表面では、ソース
・ドレイン領域とトレンチ内表面とは誘電体層で分離さ
れざるを得ない。この誘電体層を挟んで両方の領域を互
いに接続するのに、一々個々にコンタクト孔を設けたの
では、工程的に煩雑であるだけでなく、配線形成後配線
の表面に凹凸が不要にできてしまい、上部配線層の信頼
性を低下させることにもなり、ひいては装置全体の歩留
り、信頼性を低下することとなる。のみならず、配線の
ために、表面のゲート電極と近傍に形成されるワード線
との間を近接させることができずに、微細化にも逆行す
る。
上記問題点は、一導電型半導体基体の表面から内部に向
かって形成された溝または孔の内壁面に被着された一導
電型を有する第１の導電層をキャパシタの対向電極と
し、該第１の導電層を有する該溝または孔の内部を誘電
体層を介して埋める反対導電型を有する第２の導電層を
蓄積電極とする蓄積キャパシタと、 該半導体基体に該蓄積キャパシタに隣接して配設され、
一方のソース／ドレイン領域が該蓄積電極に電気的に接
続されてなるMISトランジスタとによって構成され、 該蓄積キャパシタの第１の導電層の上端部が該MISトラ
ンジスタのソース／ドレイン領域の底面より低い位置に
あり、且つ該第１の導電層の上端部と該ソース／ドレイ
ン領域の底面との間に離間部を有してなり、さらに、 前記MISトランジスタのゲート電極と、 前記溝または孔の上部に形成され、該ゲート電極と略同
じ厚さを有するワード線と、 前記一方のソース／ドレイン領域表面と前記溝または孔
の表面とをともに覆って、かつ前記ゲート電極と前記ワ
ード線との間に埋め込み形成され、前記ゲート電極およ
び前記ワード線と略同じ厚さを有する埋め込み電極とを
有するダイナミックランダムアクセスメモリによって解
決される。
かって形成された溝または孔の内壁面に被着された一導
電型を有する第１の導電層をキャパシタの対向電極と
し、該第１の導電層を有する該溝または孔の内部を誘電
体層を介して埋める反対導電型を有する第２の導電層を
蓄積電極とする蓄積キャパシタと、 該半導体基体に該蓄積キャパシタに隣接して配設され、
一方のソース／ドレイン領域が該蓄積電極に電気的に接
続されてなるMISトランジスタとによって構成され、 該蓄積キャパシタの第１の導電層の上端部が該MISトラ
ンジスタのソース／ドレイン領域の底面より低い位置に
あり、且つ該第１の導電層の上端部と該ソース／ドレイ
ン領域の底面との間に離間部を有してなり、さらに、 前記MISトランジスタのゲート電極と、 前記溝または孔の上部に形成され、該ゲート電極と略同
じ厚さを有するワード線と、 前記一方のソース／ドレイン領域表面と前記溝または孔
の表面とをともに覆って、かつ前記ゲート電極と前記ワ
ード線との間に埋め込み形成され、前記ゲート電極およ
び前記ワード線と略同じ厚さを有する埋め込み電極とを
有するダイナミックランダムアクセスメモリによって解
決される。
即ち本発明のDRAMセルは、トレンチの基体側に被着した
高不純物濃度の第１の導電層を蓄積キャパシタの対向電
極とし、トレンチ内に誘電体層を介して埋込まれた第２
の導電層を蓄積電極とすることにより、蓄積電極を基体
から分離して隣接するトレンチキャパシタ間の結合をな
くし、これによってDRAMセルの高性能化、高集積化を図
ると共に、トレンチキャパシタの高不純物濃度を有する
対向電極の上端部とセルトランジスタのトレンチキャパ
シタ側のソース／ドレイン領域底面との間を離し、必要
に応じて該離間部に絶縁層を介在させてソース／ドレイ
ン接合の耐圧低下を防止するものである。
高不純物濃度の第１の導電層を蓄積キャパシタの対向電
極とし、トレンチ内に誘電体層を介して埋込まれた第２
の導電層を蓄積電極とすることにより、蓄積電極を基体
から分離して隣接するトレンチキャパシタ間の結合をな
くし、これによってDRAMセルの高性能化、高集積化を図
ると共に、トレンチキャパシタの高不純物濃度を有する
対向電極の上端部とセルトランジスタのトレンチキャパ
シタ側のソース／ドレイン領域底面との間を離し、必要
に応じて該離間部に絶縁層を介在させてソース／ドレイ
ン接合の耐圧低下を防止するものである。
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の第１の実施例によるトレンチキャパシ
タセルを模式的に示す平面図（ａ）及びＡ−Ａ矢視断面
図（ｂ）、第２図は本発明の第２の実施例によるトレン
チキャパシタセルを模式的に示す平面図及びＡ−Ａ矢視
断面図、第３図（ａ）〜（ｆ）は本発明に係るトレンチ
キャパシタセルの第２の実施例の製造方法の一例を示す
工程平面図及び工程断面図である。
タセルを模式的に示す平面図（ａ）及びＡ−Ａ矢視断面
図（ｂ）、第２図は本発明の第２の実施例によるトレン
チキャパシタセルを模式的に示す平面図及びＡ−Ａ矢視
断面図、第３図（ａ）〜（ｆ）は本発明に係るトレンチ
キャパシタセルの第２の実施例の製造方法の一例を示す
工程平面図及び工程断面図である。
第１図（ａ）及び（ｂ）において、 １は半導体基体でｐ−Si基板、 ３はセル領域を画定するフィールド絶縁層でSiO2層、 ４はフィールド領域を含んで形成された溝（トレン
チ）、 ５はトレンチの開口部からd1の深さの領域を除く内面全
域に形成された第１の導電層でp+型のポリSiよりなるセ
ルプレート（対向電極）、 ６は主として窒化珪素（Si3N4）よりなる誘電体層、 ７はトレンチ内に誘電体層を介し埋込まれた第２の導電
層でn+型のポリSiよりなる蓄積電極である。
チ）、 ５はトレンチの開口部からd1の深さの領域を除く内面全
域に形成された第１の導電層でp+型のポリSiよりなるセ
ルプレート（対向電極）、 ６は主として窒化珪素（Si3N4）よりなる誘電体層、 ７はトレンチ内に誘電体層を介し埋込まれた第２の導電
層でn+型のポリSiよりなる蓄積電極である。
セルプレート５、誘電体層６、蓄積電極７で蓄積キャパ
シタが形成される。
シタが形成される。
８はゲート絶縁層でSiO2層、 9A,9Bはd2の深さを有するn+型ソース／ドレイン（S/D）
領域、 9Cはソース／ドレイン領域と同時に形成されたn+型領
域。
領域、 9Cはソース／ドレイン領域と同時に形成されたn+型領
域。
10Aはチタンシリサイド（TiSi2）層よりなる自己セルの
ワード線（ゲート電極）、 10Bは同じく隣接するセルのワード線 である。
ワード線（ゲート電極）、 10Bは同じく隣接するセルのワード線 である。
ｐ−Si基板１、ゲート絶縁層８、n+型S/D領域9A,9B、ワ
ード線10Aにより該メモリセルのトランジスタ（セルト
ランジスタ）が構成される。
ード線10Aにより該メモリセルのトランジスタ（セルト
ランジスタ）が構成される。
11はSiO2絶縁層、 12Aはn+型ポリSi層よりなる第３の導電層、 12Bは第３の導電層でトランジスタのS/D領域、例えば9B
と蓄積キャパシタの蓄積電極７を電気的に接続するn+型
ポリSi層、これにより蓄積キャパシタとセルトランジス
タが接続されDRAMセルが構成される。
と蓄積キャパシタの蓄積電極７を電気的に接続するn+型
ポリSi層、これにより蓄積キャパシタとセルトランジス
タが接続されDRAMセルが構成される。
13は層間絶縁層、 14は配線コンタクト窓、 15はS/D領域9Aに第３の導電層9Aを介してコンタクト
し、層間絶縁層上にワード線と直交する方向に延在せし
められるアルミニウム（Al）よりなるビット線 を示す。
し、層間絶縁層上にワード線と直交する方向に延在せし
められるアルミニウム（Al）よりなるビット線 を示す。
同図に示すように本発明に係るトレンチキャパシタセル
においては、トランジスタのS/D領域9Bと蓄積キャパシ
タの蓄積電極７との電気的接続は第３の導電層12（12
B）によつてなされる。
においては、トランジスタのS/D領域9Bと蓄積キャパシ
タの蓄積電極７との電気的接続は第３の導電層12（12
B）によつてなされる。
従ってトレンチ４内の第２の導電層７が情報電荷を蓄積
する蓄積電極となり、基板側の第１の導電層５がセルプ
レート（対向電極）となり、従来と逆になる。
する蓄積電極となり、基板側の第１の導電層５がセルプ
レート（対向電極）となり、従来と逆になる。
そして、上記トランジスタのS/D領域9Bと蓄積キャパシ
タの蓄積電極７とを接続する第３の導電層即ちn+型ポリ
Si層12（12B）は、ワード線10A,10B間に表出せしめたSi
面に選択気相成長させることにより、マスクプロセスを
用いずに、ワード線に自己整合して形成される。
タの蓄積電極７とを接続する第３の導電層即ちn+型ポリ
Si層12（12B）は、ワード線10A,10B間に表出せしめたSi
面に選択気相成長させることにより、マスクプロセスを
用いずに、ワード線に自己整合して形成される。
これによりセルの微細化、高集積化が図れる。
更に本発明の構造においては、トレンチ４の壁面に被着
されるp+型ポリSi層よりなるセルプレート５の上端部
が、セルトランジスタのn+型S/D領域9Bの底面の深さd2
よりも深いトレンチの開口端からd1の距離の位置に抑え
られ、セルプレート５とS/D領域9Bの底面との間に離間
部が設けられる。
されるp+型ポリSi層よりなるセルプレート５の上端部
が、セルトランジスタのn+型S/D領域9Bの底面の深さd2
よりも深いトレンチの開口端からd1の距離の位置に抑え
られ、セルプレート５とS/D領域9Bの底面との間に離間
部が設けられる。
これにより高不純物濃度のn+型S/D領域9Bと高不純物濃
度のp+型セルプレート５が直に接することがなくなるの
で、S/D領域の接合耐圧の低下が防止される。
度のp+型セルプレート５が直に接することがなくなるの
で、S/D領域の接合耐圧の低下が防止される。
第２図（ａ）及び（ｂ）は第２の実施例を示したもので
ある。
ある。
該実施例が第１の実施例と異なる点は、n+型S/D領域9B
とp+型セルプレート５との離間部に該誘電体層６より厚
い例えば1000〜2000Å程度の熱酸化形成によるSiO2絶縁
層16を配設したことである。
とp+型セルプレート５との離間部に該誘電体層６より厚
い例えば1000〜2000Å程度の熱酸化形成によるSiO2絶縁
層16を配設したことである。
その他の部分は第１の実施例と同様で、各部は第１図と
同符号で示してある。
同符号で示してある。
この構造は上記のように厚く絶縁耐圧の高い熱酸化SiO2
絶縁層16がn+型S/D領域9Bとp+型セルプレート５との離
間部に介在せしめられるので、S/D領域の接合耐圧は一
層高まる。
絶縁層16がn+型S/D領域9Bとp+型セルプレート５との離
間部に介在せしめられるので、S/D領域の接合耐圧は一
層高まる。
次ぎに上記本発明に係るトレンチキャパシタセルの製造
方法の概略を、第２の実施例について、第３図（ａ）〜
（ｆ）に示す工程平面図と工程断面図及び第１図を参照
して説明する。
方法の概略を、第２の実施例について、第３図（ａ）〜
（ｆ）に示す工程平面図と工程断面図及び第１図を参照
して説明する。
第３図（ａ）参照 先ずｐ−Si基板１面の素子形成領域上に選択酸化用の耐
酸化膜として、例えばSi3N4層（またはSi3N4とSiO2との
複合層）２を形成し、これをマスクにしてSi基板１を酸
化し、フィールド絶縁層として厚さ4000ÅのSiO2層３を
形成する。
酸化膜として、例えばSi3N4層（またはSi3N4とSiO2との
複合層）２を形成し、これをマスクにしてSi基板１を酸
化し、フィールド絶縁層として厚さ4000ÅのSiO2層３を
形成する。
第３図（ｂ）参照 次いで通常のリソグラフィとリアクティブ・イオンエッ
チング（RIE）を用いて、フィールド絶縁層３の一部を
含めて耐酸化領域に深さ例えば３〜４μｍのトレンチ４
を形成し、再度熱酸化を行ってトレンチ４の内壁に厚さ
300Å程度の緩衝用SiO2層17を形成する。次いでCVD法に
より全面に厚さ1000Å程度のSi3N4層18を被着し、プラ
ズマエッチング法によって等方的にエッチングすると、
基板表面及びトレンチ４開口部付近のSi3N4層18は除去
されトレンチ４の底部近傍領域の壁面に耐酸化膜として
機能するSi3N4層18は残留する。
チング（RIE）を用いて、フィールド絶縁層３の一部を
含めて耐酸化領域に深さ例えば３〜４μｍのトレンチ４
を形成し、再度熱酸化を行ってトレンチ４の内壁に厚さ
300Å程度の緩衝用SiO2層17を形成する。次いでCVD法に
より全面に厚さ1000Å程度のSi3N4層18を被着し、プラ
ズマエッチング法によって等方的にエッチングすると、
基板表面及びトレンチ４開口部付近のSi3N4層18は除去
されトレンチ４の底部近傍領域の壁面に耐酸化膜として
機能するSi3N4層18は残留する。
第３図（ｃ）参照 次いで上記Si3N4層18をマスクにして選択酸化を行い、
トレンチ４の底部近傍を除く内壁面に厚さ1000Å程度の
SiO2絶縁層16を形成する。
トレンチ４の底部近傍を除く内壁面に厚さ1000Å程度の
SiO2絶縁層16を形成する。
第３図（ｄ）参照 Si3N4層２及び18を除去し、これらSi3N4層下部のSiO2層
を除去してｐ−Si基板１の上面及びトレンチ４の底部近
傍領域の内壁面を表出させた後、トレンチ４の内壁面を
含む基板面全面にCVD法により硼素を高濃度にドープし
た厚さ1000Å程度のp+型ポリSi層を形成し、等方性エッ
チング（プラズマエッチング）を行ってトレンチ４内の
みにp+型ポリSi層５を残留せしめる。
を除去してｐ−Si基板１の上面及びトレンチ４の底部近
傍領域の内壁面を表出させた後、トレンチ４の内壁面を
含む基板面全面にCVD法により硼素を高濃度にドープし
た厚さ1000Å程度のp+型ポリSi層を形成し、等方性エッ
チング（プラズマエッチング）を行ってトレンチ４内の
みにp+型ポリSi層５を残留せしめる。
このとき、上記p+型ポリSi層５の上端はトレンチ４の開
口端からセルトランジスタのS/D領域の深さより大きい
距離d1だけ奥にあることが本発明の中心的要素である。
このd1の値は、0.2〜１μｍ程度である。
口端からセルトランジスタのS/D領域の深さより大きい
距離d1だけ奥にあることが本発明の中心的要素である。
このd1の値は、0.2〜１μｍ程度である。
なお、ここでトレンチ内面にp+型ポリSi層５を形成する
のは、トレンチ壁面に基板と同一の導電型で且つ高不純
物濃度の領域を作ることを目的としており、これによっ
て基板部分がセルプレートの役目をするようになる。
のは、トレンチ壁面に基板と同一の導電型で且つ高不純
物濃度の領域を作ることを目的としており、これによっ
て基板部分がセルプレートの役目をするようになる。
第３図（ｅ）参照 次いで上記p+型ポリSi層５を有するトレンチ４の内面を
含む全面に誘電体層として厚さ例えば100Å程度のSi3N4
層（またはSiO2層、またはこれらの複合層）６を酸化、
または成長によって形成する。
含む全面に誘電体層として厚さ例えば100Å程度のSi3N4
層（またはSiO2層、またはこれらの複合層）６を酸化、
または成長によって形成する。
この膜は酸素雰囲気中でアニールすることにより、絶縁
耐圧が向上することが知られている。
耐圧が向上することが知られている。
次いで、トレンチ４内を含む基板１上に、トレンチを充
分に埋める程度の厚さに燐を高濃度にドープしたn+型ポ
リSi層を成長し、次いで等方性のエッチング手段により
基板上の該ポリSi層を選択的に除去し、トレンチ４内を
上記誘電体層６を介して埋めるn+型ポリSi層７を形成す
る。このn+型ポリSi層７即ち第２の導電層は蓄積電極と
して機能する。
分に埋める程度の厚さに燐を高濃度にドープしたn+型ポ
リSi層を成長し、次いで等方性のエッチング手段により
基板上の該ポリSi層を選択的に除去し、トレンチ４内を
上記誘電体層６を介して埋めるn+型ポリSi層７を形成す
る。このn+型ポリSi層７即ち第２の導電層は蓄積電極と
して機能する。
第３図（ｆ）参照 次いでトレンチ４外に表出する誘電体層６を除去しSi基
板１面を露出させた後、通常のMOSトランジスタの形成
方法に従い基板１の表面を酸化し、ゲート絶縁層として
厚さ例えば280Å程度のSiO2層８を形成する。この際900
℃程度の低温で酸化を行うと、n+型ポリSi層（蓄積電
極）７表面のSiO2層８は600Å程度の厚さになる。
板１面を露出させた後、通常のMOSトランジスタの形成
方法に従い基板１の表面を酸化し、ゲート絶縁層として
厚さ例えば280Å程度のSiO2層８を形成する。この際900
℃程度の低温で酸化を行うと、n+型ポリSi層（蓄積電
極）７表面のSiO2層８は600Å程度の厚さになる。
次いで該主面上に例えば400Å程度の厚さにチタンシリ
サイド（TiSi2）等のゲート材料となる物質を被着し、
次いでその上に厚さ1500Å程度のSiO2層11Aを被着し、
パターンニングを行ってSiO2層11Aを上部に有するTiSi2
ワード線パターンを形成し、次いで該主面上に再び1500
Å程度のSiO2層11Bを形成し、異方性エッチング手段に
よりワード線パターンの上面及び側面にSiO2層11A若し
くはSiO2層11Bを残留せしめ（以上公知の技術）、表面
が絶縁層となるSiO2層11（11A、11B）に覆われたTiSi2
よりなるワード線10A,10B等を形成する。この際ワード
線に覆われないSi基板１面及びトレンチ４に埋込まれた
ポリSi層７の表面は露出される。
サイド（TiSi2）等のゲート材料となる物質を被着し、
次いでその上に厚さ1500Å程度のSiO2層11Aを被着し、
パターンニングを行ってSiO2層11Aを上部に有するTiSi2
ワード線パターンを形成し、次いで該主面上に再び1500
Å程度のSiO2層11Bを形成し、異方性エッチング手段に
よりワード線パターンの上面及び側面にSiO2層11A若し
くはSiO2層11Bを残留せしめ（以上公知の技術）、表面
が絶縁層となるSiO2層11（11A、11B）に覆われたTiSi2
よりなるワード線10A,10B等を形成する。この際ワード
線に覆われないSi基板１面及びトレンチ４に埋込まれた
ポリSi層７の表面は露出される。
次いで通常の方法によりワード線（ゲート電極）10Aを
マスクにして燐または砒素を選択的にイオン注入してn+
型ソース／ドレイン領域9A及び9Bを形成する。この際ト
レンチ４内に埋込まれたn+型ポリSi層７にもn+型の不純
物導入領域9Cが形成される。
マスクにして燐または砒素を選択的にイオン注入してn+
型ソース／ドレイン領域9A及び9Bを形成する。この際ト
レンチ４内に埋込まれたn+型ポリSi層７にもn+型の不純
物導入領域9Cが形成される。
第１図（ａ）及び（ｂ）参照 次いで通常の選択気相成長手段により上記基板上に厚さ
4000Å程度の燐を高濃度にドープしたn+型のポリSi層の
選択成長を行う。
4000Å程度の燐を高濃度にドープしたn+型のポリSi層の
選択成長を行う。
この際SiO2層11及び３上にはポリSi層は成長せず、Si面
が表出するソース／ドレイン領域9A,9B及びn+型ポリSi
層７即ち蓄積電極上面のn+領域9C上にn+型ポリSiよりな
る第３の導電層12A及び12Bが形成される。なお表出して
いる誘電体層６及びSiO2絶縁層16の端部には該n+型ポリ
Si層は成長しないが、その厚さが2000Åを満たないので
ソース／ドレイン領域6B上のポリSi層と蓄積電極７上の
ポリSi層とは連続した第３の導電層12Bとなり、ソース
／ドレイン領域6Bと蓄積電極７の導通がとられる。
が表出するソース／ドレイン領域9A,9B及びn+型ポリSi
層７即ち蓄積電極上面のn+領域9C上にn+型ポリSiよりな
る第３の導電層12A及び12Bが形成される。なお表出して
いる誘電体層６及びSiO2絶縁層16の端部には該n+型ポリ
Si層は成長しないが、その厚さが2000Åを満たないので
ソース／ドレイン領域6B上のポリSi層と蓄積電極７上の
ポリSi層とは連続した第３の導電層12Bとなり、ソース
／ドレイン領域6Bと蓄積電極７の導通がとられる。
そして以後通常の方法により、基板全面に層間絶縁層13
を被着し、ビット線がセルにコンタクトするソース／ド
レイン領域9A上にコンタクト窓14を開け、Al等よりなる
ビット線15を形成する。
を被着し、ビット線がセルにコンタクトするソース／ド
レイン領域9A上にコンタクト窓14を開け、Al等よりなる
ビット線15を形成する。
以上のようにして完成した本発明に係るメモリセルは、
次のような特徴を有する。
次のような特徴を有する。
蓄積キャパシタのセルプレート（対向電極）は基板
自体（詳しくは基板に直に被着された基板と同導電型の
導電層）である。このため基板を接地すれば対向電極電
位は極めて安定し、いわゆる電圧バンプによる動作マー
ジンの減少や誤動作がない。
自体（詳しくは基板に直に被着された基板と同導電型の
導電層）である。このため基板を接地すれば対向電極電
位は極めて安定し、いわゆる電圧バンプによる動作マー
ジンの減少や誤動作がない。
基板は１つの大きな等電位の電極板であって、キャ
パシタ間がどんなに接近してもその間の干渉が一切な
い。
パシタ間がどんなに接近してもその間の干渉が一切な
い。
この干渉とは、キャパシタ間のパンチスルーによる電荷
のリーク、及びキャパシタ間が空乏層で接することによ
って一方のキャパシタで起こった充電・放電による電位
変化が静電結合により他のキャパシタに及んで、その蓄
積電荷量を変調してしまうことである。
のリーク、及びキャパシタ間が空乏層で接することによ
って一方のキャパシタで起こった充電・放電による電位
変化が静電結合により他のキャパシタに及んで、その蓄
積電荷量を変調してしまうことである。
蓄積電極は絶縁層で囲まれ、基板内に空乏層を大き
く拡げることがないため、ソフトエラーの障害を起こし
難い。
く拡げることがないため、ソフトエラーの障害を起こし
難い。
蓄積キャパシタはn+型ポリSi層〜誘電体層〜p+型ポ
リSi層よりなり、反転層を用いていないので書込み電圧
の損失はない。
リSi層よりなり、反転層を用いていないので書込み電圧
の損失はない。
n+型半導体〜誘電体層〜p+型半導体 構造のキャパ
シタでは、蓄積電極に電圧が加わると半導体側の空乏層
が発生する。
シタでは、蓄積電極に電圧が加わると半導体側の空乏層
が発生する。
n+、p+の濃度が低いと空乏層は誘電体層に重なり、蓄積
容量が電圧依存性を持って実効的容量が減ってしまうと
いう不利な一面を持っているが、n+、p+の濃度を高くす
ると大きな欠点にはならない。
容量が電圧依存性を持って実効的容量が減ってしまうと
いう不利な一面を持っているが、n+、p+の濃度を高くす
ると大きな欠点にはならない。
この構造はむしろ、規定以上の高電圧が加えられた時
に、空乏層が伸びて絶縁層中の電界を緩和するので、キ
ャパシタがブレークダウンしにくく、耐圧が高くとれる
利点がある。
に、空乏層が伸びて絶縁層中の電界を緩和するので、キ
ャパシタがブレークダウンしにくく、耐圧が高くとれる
利点がある。
この構造は、トランジスタのソース／ドレイン領域
の下にキャパシタが埋込まれて形成されるため、メモリ
セルはほぼトランジスタ１個分の大きさでセル自体が従
来に比べ大幅に縮小され、且つ従来セルにおいて基板上
に形成されていたセルプレートがないのでセルプレート
とキャパシタ及びトランジスタ間の位置合わせのための
寸法余裕をとる必要がないので、メモリセルは一層小型
になる。
の下にキャパシタが埋込まれて形成されるため、メモリ
セルはほぼトランジスタ１個分の大きさでセル自体が従
来に比べ大幅に縮小され、且つ従来セルにおいて基板上
に形成されていたセルプレートがないのでセルプレート
とキャパシタ及びトランジスタ間の位置合わせのための
寸法余裕をとる必要がないので、メモリセルは一層小型
になる。
そして更に本発明の構造を有するトレンチキャパシタセ
ルにおいては、トレンチの内壁面に形成される高不純物
濃度の例えばp+型対向電極の上端部を反対導電型のn+型
S/D領域の底面より深い位置に制御することによりn+型S
/D領域とp+型対向電極とが直に接しないようにすると共
に、その離間部に絶縁層が介在せしめられるので、基板
側を対向電極とするトレンチキャパシタセルで発生しが
ちなS/D領域の接合耐圧の低下が防止される。
ルにおいては、トレンチの内壁面に形成される高不純物
濃度の例えばp+型対向電極の上端部を反対導電型のn+型
S/D領域の底面より深い位置に制御することによりn+型S
/D領域とp+型対向電極とが直に接しないようにすると共
に、その離間部に絶縁層が介在せしめられるので、基板
側を対向電極とするトレンチキャパシタセルで発生しが
ちなS/D領域の接合耐圧の低下が防止される。
なお、本発明の構造は上記実施例に限らず、エピタキシ
ャル層、ウエル内に形成されるトレンチキャパシタ構造
のDRAMセルにも適用される。
ャル層、ウエル内に形成されるトレンチキャパシタ構造
のDRAMセルにも適用される。
また上記実施例と反対導電型のDRAMセルにも勿論適用さ
れる。
れる。
以上説明したように本発明によれば、安定性の高い、キ
ャパシタ間の干渉のない、キャパシタ耐圧の高い、微細
化、高集積化が可能なトレンチキャパシタ構造のDRAMセ
ルが得られ、且つセルトランジスタのソース／ドレイン
領域の接合耐圧の低下が防止される。
ャパシタ間の干渉のない、キャパシタ耐圧の高い、微細
化、高集積化が可能なトレンチキャパシタ構造のDRAMセ
ルが得られ、且つセルトランジスタのソース／ドレイン
領域の接合耐圧の低下が防止される。
第１図は本発明の第１の実施例によるトレンチキャパシ
タセルを模式的に示す平面図（ａ）及びＡ−Ａ矢視断面
図（ｂ）、 第２図は本発明の第２の実施例によるトレンチキャパシ
タセルを模式的に示す平面図（ａ）及びＡ−Ａ矢視断面
図（ｂ）、第３図（ａ）〜（ｆ）は本発明に係るトレン
チキャパシタセルの第２の実施例の製造方法の一例を示
す工程平面図及び工程断面図、 第４図はトレンチキャパシタセルの従来例を示す模式側
断面図である。 図において、 １は半導体基板でｐ−Si基板、 ３はフィールド絶縁膜層でSiO2層、 ４は溝（トレンチ）、 ５は第１の導電層でp+型のポリSiよりなるセルプレート
（対向電極）、 ６は窒化珪素（Si3N4）よりなる誘電体層、 ７は第２の導電層でn+型のポリSiよりなる蓄積電極、 ８はゲート絶縁層でSiO2層、 9A,9Bはn+型ソース／ドレイン（S/D）領域、 9Cはn+型領域。 10Aは自己セルのワード線（ゲート電極）、 10Bは隣接するセルのワード線、 11はSiO2絶縁層、 12A、12Bはn+型ポリSi層よりなる第３の導電層、 13は層間絶縁層、 14は配線コンタクト窓、 15はビット線、 16はSiO2絶縁層、 を示す。
タセルを模式的に示す平面図（ａ）及びＡ−Ａ矢視断面
図（ｂ）、 第２図は本発明の第２の実施例によるトレンチキャパシ
タセルを模式的に示す平面図（ａ）及びＡ−Ａ矢視断面
図（ｂ）、第３図（ａ）〜（ｆ）は本発明に係るトレン
チキャパシタセルの第２の実施例の製造方法の一例を示
す工程平面図及び工程断面図、 第４図はトレンチキャパシタセルの従来例を示す模式側
断面図である。 図において、 １は半導体基板でｐ−Si基板、 ３はフィールド絶縁膜層でSiO2層、 ４は溝（トレンチ）、 ５は第１の導電層でp+型のポリSiよりなるセルプレート
（対向電極）、 ６は窒化珪素（Si3N4）よりなる誘電体層、 ７は第２の導電層でn+型のポリSiよりなる蓄積電極、 ８はゲート絶縁層でSiO2層、 9A,9Bはn+型ソース／ドレイン（S/D）領域、 9Cはn+型領域。 10Aは自己セルのワード線（ゲート電極）、 10Bは隣接するセルのワード線、 11はSiO2絶縁層、 12A、12Bはn+型ポリSi層よりなる第３の導電層、 13は層間絶縁層、 14は配線コンタクト窓、 15はビット線、 16はSiO2絶縁層、 を示す。
Claims (1)
- 【請求項１】一導電型半導体基体の表面から内部に向か
って形成された溝または孔の内壁面に被着された一導電
型を有する第１の導電層をキャパシタの対向電極とし、
該第１の導電層を有する該溝または孔の内部を誘電体層
を介して埋める反対導電型を有する第２の導電層を蓄積
電極とする蓄積キャパシタと、 該半導体基体に該蓄積キャパシタに隣接して配設され、
一方のソース／ドレイン領域が該蓄積電極に電気的に接
続されてなるMISトランジスタとによって構成され、 該蓄積キャパシタの第１の導電層の上端部が該MISトラ
ンジスタのソース／ドレイン領域の底面より低い位置に
あり、且つ該第１の導電層の上端部と該ソース／ドレイ
ン領域の底面との間に離間部を有してなり、さらに、 前記MISトランジスタのゲート電極と、 前記溝または孔の上部に形成され、該ゲート電極と略同
じ厚さを有するワード線と、 前記一方のソース／ドレイン領域表面と前記溝または孔
の表面とをともに覆って、かつ前記ゲート電極と前記ワ
ード線との間に埋め込み形成され、前記ゲート電極およ
び前記ワード線と略同じ厚さを有する埋め込み電極とを
有するダイナミックランダムアクセスメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61045822A JPH0797621B2 (ja) | 1986-03-03 | 1986-03-03 | ダイナミツクランダムアクセスメモリ |
| US07/016,611 US4801989A (en) | 1986-02-20 | 1987-02-19 | Dynamic random access memory having trench capacitor with polysilicon lined lower electrode |
| KR870001438A KR870008318A (ko) | 1986-02-20 | 1987-02-20 | 트렌치 콘덴서를 갖춘 다이나믹 랜덤 억세스메모리 |
| EP87301506A EP0234891B1 (en) | 1986-02-20 | 1987-02-20 | Semiconductor memory devices |
| DE8787301506T DE3770953D1 (de) | 1986-02-20 | 1987-02-20 | Halbleiterspeichervorrichtungen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61045822A JPH0797621B2 (ja) | 1986-03-03 | 1986-03-03 | ダイナミツクランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62208659A JPS62208659A (ja) | 1987-09-12 |
| JPH0797621B2 true JPH0797621B2 (ja) | 1995-10-18 |
Family
ID=12729942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61045822A Expired - Lifetime JPH0797621B2 (ja) | 1986-02-20 | 1986-03-03 | ダイナミツクランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797621B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3480745B2 (ja) | 1993-09-16 | 2003-12-22 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2006210512A (ja) * | 2005-01-26 | 2006-08-10 | Toshiba Corp | 半導体装置、及び、半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077823B2 (ja) * | 1983-11-18 | 1995-01-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS59141262A (ja) * | 1983-02-02 | 1984-08-13 | Nec Corp | 半導体メモリセル |
| JPS60245273A (ja) * | 1984-05-21 | 1985-12-05 | Toshiba Corp | 半導体記憶装置 |
| JPS61228658A (ja) * | 1985-04-01 | 1986-10-11 | Nec Corp | 半導体装置 |
| JPS6294977A (ja) * | 1985-10-21 | 1987-05-01 | Nec Corp | 半導体装置の製造方法 |
| JPS62104073A (ja) * | 1985-10-30 | 1987-05-14 | Nec Corp | 半導体記憶装置およびその製造方法 |
-
1986
- 1986-03-03 JP JP61045822A patent/JPH0797621B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62208659A (ja) | 1987-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |