JPS6294977A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にダイナミッ
クＲＡ　Ｍ等において用いる情報蓄積容量部の形成方法
に関する９ 〔従来の技術〕 半導体基板特にシリコン半導体基板上に形成される集積
回路は高集積化　大容量化の一途を辿り、メモリ素子の
様な集積回路では１Ｍビット又はそれ以上へと集積度が
増大してきている。現在ダイナミックＲＡＭの様なＩＣ
メモリに於いては記憶単位（セル）が１ケのＭｏ５ｔ〜
ランジスタと１ケのコンデンサから構成される方式が大
容量化に適しており、主流となっている。１チップ当り
１メカピツ）・以上の記憶容量を持つダイナミックＲＡ
Ｍを実現するためには、１素子当りの面積特に素子面積
の大部分を占めるコンデンサーの面積分いかに小さくす
るかが鍵である。

このため、コンデンサーの面積を減少させる手段として
、シリコン基板に溝を掘り、この溝の内壁及び底面を利
用してコンデンサーを形成する方法が例えば、１９８２
年のインターナショナルエレクトロン　デバイセス　ミ
ーティング（Ｉｎ−１ｃｒｎａ１．１ｏｎａｌ　Ｅしｃ
ｔｒｏｎ　ＤｅｖｉｃｅＳＭｅｅｔｉｎｇ）のテクニカ
ル　ダイヂエスト（Ｔｅｃｈｉｃａｌ　ｒｌｉｇｃｓｔ
）の８０６頁から８０８頁に提案されている。この論文
において提案されている容量の構造は第３図（ａ）に要
約される。即ちＰ型シリコン基板表面に渦４を形成し、
その溝内にｎ゛拡散層１０を形成した後に容量絶縁膜８
と電極りとて容量が構成される。

この楢３Ｂのセルでは溝側壁を容量として用いているた
めに１素子当たりのしめる面積が小さくなる特徴を有し
ている。しかしこの方式は電荷が半導体基板表面のｎ＋
拡散領域１０に蓄えられるために、高密度化のためにセ
ル間隔を接近させると蓄えられた電荷がパンチスルーの
ために隣りのセルと干渉を起しリークしてしまうこと、
又深い溝が形成されることからα線等の電離放射線が半
導体基板に照射された場合、発生するキャリアがセルに
集まり易いため記憶された情報の担い手である電荷が消
失しやすいという欠点がある。

これを解決する手段として、第３図（ｂ）に示す様に溝
内の電極９側に電荷を蓄積する方式が提案されている（
特開昭５９−８２７６１）。即ちこの構造ではＰ型シリ
コン基板表面に溝を形成し、その溝内のシリコン基板表
面にＰ１１拡散９を形成した後に容量絶縁膜８と電極９
とで容量が形成される。又電極９はｎチャネルＭＯ３）
−ランジスタ１３のソース又はトレインとなるｎ＋拡散
層１０に接続される。このセルを用いればセル間隔を接
近させ−でも相互の干渉が起こらずまたα線等の電離放
射線か基板に照ｑ・１され、基板内部に電荷か発生して
もこの電荷はその講セルに入りにくいためα線による誤
動作も防ぐことが出来、高密度高鳴績ダイナミ・ツクＲ
ＡＭのセル構造として極めて有効てｉ）イ）と考えられ
る。

し発明が解決しようとする問題点〕 しかし上述した方式ては、電極に電圧が加わった場合、
基板表面において空乏層が拡がるために容量の低下を生
ずることから、これを防止する必要がある。即ち、ダイ
ナミックＲ，Ａ　Ｍでは電荷の蓄積量の大小による電位
差を検出して情報の“１“、”Ｏ”を読み分ける記憶方
式とな−）でおり、°゛１“、“０゛′の電位差は大き
い秤信号を読み取り易く誤動作ら防ぐことができること
から、容量電極に加わる電圧の変化により容量値が減少
するのは好ましくない。従って溝容量部に接するシリコ
ン基板部分には、高濃度の不純物をドープし、空乏層の
沖びを押える必要がある。即ちｎチャネルデバイスの場
合には溝容量部に接する基板表面部分を高濃度のＰ゛型
（１０１Ｑ〜１０２０ｃｍ−３）にドープする必要があ
る。

一方溝容量の電極９はｎチャネルＭＯ３）ランジスタ１
３のソース又はドレインとなるｎ＋領域１０の一方とオ
ーム性接触をとる必要がある。然るにＰ′拡散層６とｎ
“拡散層１０が接すると両接合間の耐圧が著しく低下し
、その結果、溝容量に蓄えるための電荷が基板へ流出し
てしまうという問題があった。この解決策としてはＰ“
拡散層０とｎ“拡散層１０とを位置的に離すことが最ら
有効であるが、両拡散層を平面的に離ずことは１セル当
りの占める面積が大きくなることがら好ましくない６ 従って、縦方向にＰ′拡散層とｎ４拡散層を離す方法が
有効であるがこれに対して末だ有効な方法は見つかって
いないのが現状である。

本発明の目的は、基板表面に形成する反対型導電性を有
する拡散層と容量部の拡散層を縦方向に離しこの部分の
耐圧を向上させ、また１セル当りの面積を縮小し高密度
化されたダイナミックＲＡＭを提供することにある９ 〔問題点を解決するための手一段〕 本発明の半導体装置の製造方法は、第１導電型半導体基
板の一主面上に該半導体基板に対し耐エッチング性を有
する第１披膜を形成する工程と、該第１被膜をマスクに
して前記半導体基板に第１の渦を形成する工程と、該第
１の溝内壁及び底面を陰む表面に前記半導体基板に対し
耐エツチング性を有する第２被膜を形成する工程と、該
第２被膜をマスクにして前記第１の溝底部の半導体基板
をエツチングし前記第１の溝内により深い第２の渦を形
成すると共に第１の溝の側壁に第２被膜を残す工程と、
前記第２の溝内壁余び底面に第１導電型拡散層を形成す
る工程と、前記第２の溝内壁に容量絶縁膜を形成する工
程と、該容量絶縁膜上に第２導電型を有する電極を形成
する工程と、前記半導体基板でかつ第１の溝の極く近傍
に第２導電型拡散層を形成する工程とを含み、前記第２
導電型拡散層と前記第２導電型を有する電極とを電気的
に接続すると共に面記第１導電型拡ｒ！Ｊ！１層と第２
導電型拡散層とは少くとも接しない様に配置することに
より構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。第１図は本発明の一実施例により形成された半導体装
置の断面図であり、第２図（ａ）〜（ｌ〕）は本発明の
一実施例を説明するために工程順に示した半導体素子の
断面図である。

第１図において、１は半導体基板、６はＰ゛型型数散層
８は容量絶縁膜、９は多結晶シリコン電極、７は多結晶
シリコン電極９とｎチャネルＭＯ３ＦＥＴ１３のｎ“拡
散層１０を結びつけるコンタクト穴である。また１４は
ＭＯ３ＦＥＴ１３のゲート電極を謙ねるワード線である
。

次に、第２図（ａ）〜（ｈ）に従い、本発明の一実施例
を第１図に示す半導体装置、すなわちメモリセルを例に
説明する。

まず、第２図（ａ）に示すように、１〜５×］○１５０
ｍ−３程度の不純物濃度を有するＰ型車結晶シリコン基
板１の表面にＳ、０２膜２、およびＳ１３　Ｎ４膜３を
形成した後、フォ１〜工・ソチング技術を用いて所望領
域のＳ　１ｑＮ４膜３　、Ｓ＋ｔ）２膜２、シリコン基
板１を順次エツチングし、第１の講４を形成する。

このとき５１０２膜２および５１３Ｎ４膜３の好ましい
厚さはそれぞれ５００Ａ程度、および１０００久程度で
ある、また、シリコン基板１に設けられる講の深さは特
に制約はないが、１〜２ＬＬｍ程度エッチンクされるの
かよい。

次に、第２図（ｌ〕）に示すように、ウェーハ全面に、
所謂第２被膜であるＳ１０□膜５を形成する。

この膜は側壁へのホウ素拡散を防止するマスクに用いる
。Ｓ、０２膜５は溝側壁に形成する必要があり、熱酸化
あるいは減圧気相成長法等により形成したり、或いは、
いったん多結晶シリコン膜を形成した後に、これを熱酸
化することによりＳ、０２膜５としても良い。又第２被
膜としては３１３Ｎ４膜を用いても良い。第２被膜はホ
ウ素拡散の防止の必要性から１０００〜３０００Ａ程度
設ける。

次に、第２図（Ｃ）に示すように、反応性イシンエツヂ
ングにより第１の溝４を更に深くエツチングし第２の溝
４４を形成する。この際第１の溝４底部の５１０２膜５
はエツチング除去され、つづいてシリコン基板１のエツ
チングが進むが、溝側壁のＳ、０□膜５はエツチング除
去されにくいなめ、後の拡散時のマスクとして充分使用
できる。

次に、第２図（ｄ）に示すように、第２の溝４４内壁に
ホウ素を１Ｑ　＋８．、．１０２０ｃ＋ｎ−’ドープし
、）］　拡散層６を形成する。この際第１の溝４の側壁
に残った５１０２膜５はホウ素拡散のマスクになり、こ
の部分にはホウ素は拡散されない。よって講４４の部分
の内壁にのみＰ＋拡散層６を形成することができる。

次に、第２図（ｅ）に示すように、後にシリコン基板１
と容量とのコンタクト穴７を形成するために、コンタク
ト穴７を形成する部分の第１被膜であるＳＩＯ□膜２お
よび５１３Ｎ４膜３を除去する。続いて容量絶縁膜８を
形成する。この容量絶縁膜８は基板を熱酸化して得られ
る５１０２膜又はＳＩＯ□ＩＯ□耐圧が取れない場合は
Ｓ、Ｏ２膜と５１３Ｎ４膜の２層構造にする。容量絶縁
膜８の膜厚は５１０２膜換算で１００〜２０ＯＡ程度で
あることが望ましい。

次に、ウェーハ全面に多結晶シリコン９を気相成長した
後に、Ｓ、３Ｎ、、膜３２表面の多結晶シリコンを除去
し溝４４に多結晶シリコン９を埋め込む。

１度で溝４４が多結晶シリコン９で埋まらない場合は数
回気相成長とエツチングを繰り返せば溝は多結晶シリコ
ンって埋まる。多結晶シリコン９には膜形成中に、もし
くは膜形成後にリン等の不純物をドープし、十分ｎ型に
する４ 次に、第２図（ｆ）に示すように、フォトエツチング技
術によりコンタクト穴７を形成した後に、再び多結晶シ
リコン膜を形成し、続いてフォトエ・ソチング技術によ
り多結晶シリコン電極１１を形成する。この多結晶シリ
コン電極１１はコンタクト穴７を通じてシリコン基板１
に接しており、多結晶シリコン電極中のｎ型不純物が拡
散することによりコンタクト穴部の基板表面にｎ“拡散
層１０が形成される。この時ｎ４拡散層１０とＰ゛拡散
層６とを０．５〜１μｍ程度離し充分な耐圧が得られる
ようにする。次いで、多結晶シリコン１］上はワード線
及びピッＩ−線を形成するので更に熱酸化により３００
０〜６０００Ａ程度のＳＩＯ□膜１２全１２する。

次に、第２図（ｇ）に示すように、第１被膜である５１
３Ｎ４膜３、ＳＩＯ□膜２をエツチング除去した後、ト
ランスファーゲートとじて用いるｎチャネルＭＯ３ＦＥ
Ｔ１３を通常の方法を用いて形成する。フォールデッド
ビット線（ｆｏｌｄｅｄ　ｂｉｔ　１ｉｎｅ＞形のセル
構造をとる場合には、そのＭＯ８ＦＥＴ１３のゲート電
極１４はワード線となり、隣のセルのワード線が多結晶
リンコン電極９上を５１０２膜１２を介して配置される
。

次に、第２図（ｈ）に示すように、眉間絶縁膜１５を形
成し、所望のコンタクト穴を形成した後、アルミニウム
配線１６によってビット線を形成する、 以上のように、本発明によれば第１講形成後、反応性イ
オンエ・ソチングにより側壁に不純物拡散マスクを残し
たまま第２溝形成により溝を深く掘り、この後Ｐ型不純
物を導入することにより、渦の深い部分にのみＰ゛拡散
層を形成し、ＭＯＳＦＥＴのソース又はドレインとなる
ｎ＋拡散層との間に充分な距離をおくことが出来る。従
ってＰ＋拡散層とｎ＋拡散層との間の耐圧が向上し、情
報消失が防止できる。

本発明の半導体装置の製造方法に於いては第１講形成工
程の溝深さによりＰ″拡散層の形成される深さが決まる
。このため設計時のＰ＋拡散層、ｎ　拡散層の耐圧を充
分実現できる程度に第１講形成時の溝深さを設計すれは
良い。

：、発明の効果゛［ 以上説明したように、本発明においては溝容量において
、２段階のシリコンエ・ソチング及び不純物拡散を用い
て不純物を基板表面から離れた深い位置に拡散する。従
って、基板表面において形成する反対型導電性を有する
拡散層と容量部の拡散層を縦方向に離すことができこの
部分の耐圧が向上する。又基板表面の拡散層は溝容量の
極く近傍に形成することができるなめ、１セル当りの面
積が縮小でき、高密度のダ、イナミックＲＡ　Ｍが実現
できる。

【図面の簡単な説明】

第１図は本発明の一実施例により形成された半導体装置
の断面図、第２図（ａ）〜（ｈ）は本発明の一実施例を
説明するために工程順に示した素子断面図、第３図及び
第４図はぞれぞれ従来のダイナミックＲ，Ａ　Ｍの断面
図である４、１・・・シリコン基板、２・・・５１０２
膜、３・・・５１３Ｎ４膜、４・・・講、５・・・５１
０２膜（第２被膜）、６・・・Ｐ＋拡散層、７・・コン
タクト穴、８・・・容量絶縁膜、９・・・多結晶シリコ
ン、１０・・ｎ　拡散層、１１・・・多結晶シリコン、
１２・・・Ｓ、Ｏ２膜、１３・・ｎチャネルＭＯＳＦＥ
Ｔ、１４・・・ワード線、１５・・・層間絶縁膜、１６
・・・アルミニウム配線。 妾１回 弗３　図 率４　図 第２　図 ネＺ／″７Ｊ

Claims (1)

【特許請求の範囲】
1. 　第１導電型半導体基板の一主面上に該半導体基板に対
   し耐エッチング性を有する第１被膜を形成する工程と、
   該第１被膜をマスクにして前記半導体基板に第１の溝を
   形成する工程と、該第１の溝内壁及び底面を含む表面に
   前記半導体基板に対し耐エッチング性を有する第２被膜
   を形成する工程と、該第２被膜をマスクにして前記第１
   の溝底部の半導体基板をエッチングし前記第１の溝内に
   より深い第２の溝を形成すると共に第１の溝の側壁に第
   ２被膜を残す工程と、前記第２の溝内壁及び底面に第１
   導電型拡散層を形成する工程と、前記第２の溝内壁に容
   量絶縁膜を形成する工程と、該容量絶縁膜上に第２導電
   型を有する電極を形成する工程と、前記半導体基板でか
   つ第１の溝の極く近傍に第２導電型拡散層を形成する工
   程とを含み、前記第２導電型拡散層と前記第２導電型を
   有する電極とを電気的に接続すると共に前記第１導電型
   拡散層と第２導電型拡散層とは少くとも接しない様に配
   置することを特徴とする半導体装置の製造方法。