JPH0797626B2 - Ｍｉｓ型半導体記憶装置 - Google Patents
Ｍｉｓ型半導体記憶装置Info
- Publication number
- JPH0797626B2 JPH0797626B2 JP62274725A JP27472587A JPH0797626B2 JP H0797626 B2 JPH0797626 B2 JP H0797626B2 JP 62274725 A JP62274725 A JP 62274725A JP 27472587 A JP27472587 A JP 27472587A JP H0797626 B2 JPH0797626 B2 JP H0797626B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- groove
- electrode
- semiconductor
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 54
- 239000012535 impurity Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 16
- 239000010410 layer Substances 0.000 description 42
- 239000003990 capacitor Substances 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一つのMIS型トランジスタと一つの容量とでメ
モリセルを構成するMIS型半導体記憶装置に関し、特に
メモリセルの微細化を図った半導体記憶装置に関する。
モリセルを構成するMIS型半導体記憶装置に関し、特に
メモリセルの微細化を図った半導体記憶装置に関する。
従来、一つのMIS型トランジスタと溝内部に形成された
一つの容量とで構成されたメモリセルとして第４図の構
造のものが知られている。
一つの容量とで構成されたメモリセルとして第４図の構
造のものが知られている。
この例では、Ｐ型半導体基板20の上にフィールド酸化膜
21を形成して素子活性領域を画成し、この素子活性領域
にゲート酸化膜22及び溝を形成し、この溝内部に容量絶
縁膜23を形成するとともに容量部電極24を形成して容量
を構成している。また、前記素子活性領域にはトランジ
スタのゲート絶縁膜及びワード線となるべきゲート電極
25を形成し、さらにMISトランジスタのソース・ドレイ
ン26を形成してMIS型トランジスタを構成している。そ
して、層間絶縁膜27を形成し、この絶縁膜27上に前記ソ
ース26とコンタクトをとったビット線28を形成してメモ
リセルを構成している。
21を形成して素子活性領域を画成し、この素子活性領域
にゲート酸化膜22及び溝を形成し、この溝内部に容量絶
縁膜23を形成するとともに容量部電極24を形成して容量
を構成している。また、前記素子活性領域にはトランジ
スタのゲート絶縁膜及びワード線となるべきゲート電極
25を形成し、さらにMISトランジスタのソース・ドレイ
ン26を形成してMIS型トランジスタを構成している。そ
して、層間絶縁膜27を形成し、この絶縁膜27上に前記ソ
ース26とコンタクトをとったビット線28を形成してメモ
リセルを構成している。
上述した従来のMIS型半導体記憶装置では、半導体基板2
0上に多結晶シリコン等からなる容量部電極24,メモリセ
ルのワード線としてのゲート電極25,更にメモリセルの
ビット線28の配線のパターニングを行う必要がある。こ
のため、これらの配線が半導体基板の表面上に存在する
と、特に容量部電極24やゲート電極25を形成するための
領域が必要とされ、この領域に相当する占有面積が必要
となる。このため、メモリセルの高集積化を目的として
メモリセルを縮小する場合に、これらの占有面積の確保
が障害になり、高容量の記憶装置を構成することが困難
になる。
0上に多結晶シリコン等からなる容量部電極24,メモリセ
ルのワード線としてのゲート電極25,更にメモリセルの
ビット線28の配線のパターニングを行う必要がある。こ
のため、これらの配線が半導体基板の表面上に存在する
と、特に容量部電極24やゲート電極25を形成するための
領域が必要とされ、この領域に相当する占有面積が必要
となる。このため、メモリセルの高集積化を目的として
メモリセルを縮小する場合に、これらの占有面積の確保
が障害になり、高容量の記憶装置を構成することが困難
になる。
本発明は、メモリセルの微細化を可能にして高容量の記
憶装置を構成することを可能にしたMIS型半導体記憶装
置を提供することを目的としている。
憶装置を構成することを可能にしたMIS型半導体記憶装
置を提供することを目的としている。
本発明のMIS型半導体記憶装置は、一導電型の半導体基
板上に形成された反対導電型の第１の半導体層と、この
第１の半導体層の上に形成され半導体基板と同導電型の
第２の半導体層と、第２の半導体層の上に形成され、第
２の半導体層より低い不純物濃度を有する第３の半導体
層を有し、第３の半導体層の表面上にMISトランジスタ
を形成する一方、その表面から第１の半導体層にまで到
達される溝を形成し、この溝内面に形成した絶縁膜と溝
内に充填した導電部材と第３の半導体層とで容量部を形
成し、かつこの導電部材を溝底面において第１の半導体
層に電気接続し、かつこの第１の半導体層を容量部のコ
モン電極とした構成としている。
板上に形成された反対導電型の第１の半導体層と、この
第１の半導体層の上に形成され半導体基板と同導電型の
第２の半導体層と、第２の半導体層の上に形成され、第
２の半導体層より低い不純物濃度を有する第３の半導体
層を有し、第３の半導体層の表面上にMISトランジスタ
を形成する一方、その表面から第１の半導体層にまで到
達される溝を形成し、この溝内面に形成した絶縁膜と溝
内に充填した導電部材と第３の半導体層とで容量部を形
成し、かつこの導電部材を溝底面において第１の半導体
層に電気接続し、かつこの第１の半導体層を容量部のコ
モン電極とした構成としている。
また、MISトランジスタのゲート電極を容量部電極の上
部溝内に埋設した構成としてもよい。
部溝内に埋設した構成としてもよい。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１の実施例の縦断面図である。第１
図において、Ｐ型半導体基板１上にＮ型不純物拡散層2,
高濃度Ｐ型不純物拡散層３およびＰ型不純物拡散層（エ
ピタキシャル層）４を順次形成した上で、フィールド酸
化膜５により素子活性領域を画成している。そして、こ
の素子活性領域内にはゲート酸化膜６及び溝を形成して
その側面に容量絶縁膜８を、また底面において前記Ｎ型
不純物拡散層２に接続される容量部電極７を形成してい
る。この容量部電極７は半導体基板の表面上には突出さ
れてはいない。また、Ｎ型不純物拡散層２は素子活性領
域の他の箇所に設けた他の容量部電極7Aを通して容量部
引出し電極９に接続される。また、容量部電極７の隣接
位置にはワード線としてのゲート電極10と、Ｎ型ソース
・ドレイン11からなるMIS型電界効果トランジスタを構
成している。更に、これらの上に層間絶縁膜12を形成し
てビット線13を形成している。
図において、Ｐ型半導体基板１上にＮ型不純物拡散層2,
高濃度Ｐ型不純物拡散層３およびＰ型不純物拡散層（エ
ピタキシャル層）４を順次形成した上で、フィールド酸
化膜５により素子活性領域を画成している。そして、こ
の素子活性領域内にはゲート酸化膜６及び溝を形成して
その側面に容量絶縁膜８を、また底面において前記Ｎ型
不純物拡散層２に接続される容量部電極７を形成してい
る。この容量部電極７は半導体基板の表面上には突出さ
れてはいない。また、Ｎ型不純物拡散層２は素子活性領
域の他の箇所に設けた他の容量部電極7Aを通して容量部
引出し電極９に接続される。また、容量部電極７の隣接
位置にはワード線としてのゲート電極10と、Ｎ型ソース
・ドレイン11からなるMIS型電界効果トランジスタを構
成している。更に、これらの上に層間絶縁膜12を形成し
てビット線13を形成している。
次に、第１図の構造の製造方法を第２図（ａ）乃至第２
図（ｅ）に示す断面図により工程を追って説明する。
図（ｅ）に示す断面図により工程を追って説明する。
先ず、第２図（ａ）のように、Ｐ型半導体基板１にイオ
ン打込み法により、リン等の不純物を１×1015/cm2程度
でドーピングした後、1100℃〜1200℃の熱処理を行い半
導体表面より３〜４μｍ程度の深さを持つＮ型不純物拡
散層２を形成する。更に前記Ｎ型拡散層２の上にイオン
打込み法によりボロン等Ｐ型不純物を５×1015〜１×10
16/cm2程度打込み、高濃度Ｐ型不純物拡散層３を0.5μ
ｍ程度の深さで形成する。
ン打込み法により、リン等の不純物を１×1015/cm2程度
でドーピングした後、1100℃〜1200℃の熱処理を行い半
導体表面より３〜４μｍ程度の深さを持つＮ型不純物拡
散層２を形成する。更に前記Ｎ型拡散層２の上にイオン
打込み法によりボロン等Ｐ型不純物を５×1015〜１×10
16/cm2程度打込み、高濃度Ｐ型不純物拡散層３を0.5μ
ｍ程度の深さで形成する。
次に、第２図（ｂ）のように、高濃度Ｐ型不純物拡散層
３の上に４Ω・cm程度の比抵抗を持つＰ型エピタキシャ
ル層４を４〜５μｍ程度の厚さで形成する。
３の上に４Ω・cm程度の比抵抗を持つＰ型エピタキシャ
ル層４を４〜５μｍ程度の厚さで形成する。
次いで、第２図（ｃ）のように、選択酸化法を用いて素
子間分離領域に6000〜8000Åのフィールド酸化膜５を形
成し、また活性素子領域には500〜1000Åのゲート酸化
膜６を形成する。そして、活性素子領域の一部及び素子
活性領域に隣り合う他の領域に夫々前記Ｎ型不純物拡散
層２へ到達する溝を５〜６μｍ程度の深さで形成し、か
つ酸化処理して溝内面を含む領域に容量絶縁膜８を形成
する。
子間分離領域に6000〜8000Åのフィールド酸化膜５を形
成し、また活性素子領域には500〜1000Åのゲート酸化
膜６を形成する。そして、活性素子領域の一部及び素子
活性領域に隣り合う他の領域に夫々前記Ｎ型不純物拡散
層２へ到達する溝を５〜６μｍ程度の深さで形成し、か
つ酸化処理して溝内面を含む領域に容量絶縁膜８を形成
する。
次に、第２図（ｄ）の如く前記容量絶縁膜８の上に溝最
小寸法の1/4以下の膜厚で多結晶シリコン7aを付着さ
せ、反応性イオンエッチング法により溝底面の多結晶シ
リコン7aと容量絶縁膜８を溝側壁に付着した多結晶シリ
コンをそのままにした状態で除去する。
小寸法の1/4以下の膜厚で多結晶シリコン7aを付着さ
せ、反応性イオンエッチング法により溝底面の多結晶シ
リコン7aと容量絶縁膜８を溝側壁に付着した多結晶シリ
コンをそのままにした状態で除去する。
次いで、第２図（ｅ）のように溝内部を多結晶シリコン
等で完全に埋込み、容量部電極７を形成する。
等で完全に埋込み、容量部電極７を形成する。
しかる後、第１図に示したように、メモリセルのワード
線となるべきゲート電極10,層間絶縁膜12,トランジスタ
のソース・ドレイン11及びビット線13を形成し、メモリ
セルを構成する。
線となるべきゲート電極10,層間絶縁膜12,トランジスタ
のソース・ドレイン11及びビット線13を形成し、メモリ
セルを構成する。
この実施例によれば、容量部電極７は底面７′において
Ｎ型不純物拡散層２に電気接続され、この拡散層２を介
して他のメモリセルの容量部電極に電気接続される。ま
た、このＮ型不純物拡散層２は他の箇所に形成した他の
容量部電極7Aに電気接続され、この容量部電極7Aの上部
に設けた容量部引出し電極９を介して外部に引き出され
る。したがって、容量部電極７を構成する多結晶シリコ
ンが基板上に存在させることはなく、この部分の占有面
積を低減でき、メモリセルの占有面積を低減してその微
細化を達成できる。
Ｎ型不純物拡散層２に電気接続され、この拡散層２を介
して他のメモリセルの容量部電極に電気接続される。ま
た、このＮ型不純物拡散層２は他の箇所に形成した他の
容量部電極7Aに電気接続され、この容量部電極7Aの上部
に設けた容量部引出し電極９を介して外部に引き出され
る。したがって、容量部電極７を構成する多結晶シリコ
ンが基板上に存在させることはなく、この部分の占有面
積を低減でき、メモリセルの占有面積を低減してその微
細化を達成できる。
第３図は本発明の第２の実施例の断面図である。本実施
例では、第１の実施例の容量部電極７の上面を凹ませ、
絶縁膜を形成した上でここにトランジスタのゲート電極
10Aを形成し、容量部側壁に形成した絶縁膜をゲート絶
縁膜としてMISトランジスタを構成している。この実施
例では第１の実施例のようにゲート電極を基板上に形成
する必要がないため、１メモリセルの占有面積を更に低
減できるという利点がある。
例では、第１の実施例の容量部電極７の上面を凹ませ、
絶縁膜を形成した上でここにトランジスタのゲート電極
10Aを形成し、容量部側壁に形成した絶縁膜をゲート絶
縁膜としてMISトランジスタを構成している。この実施
例では第１の実施例のようにゲート電極を基板上に形成
する必要がないため、１メモリセルの占有面積を更に低
減できるという利点がある。
以上説明したように本発明は、MIS型半導体記憶層のメ
モリセルを構成する容量部を、表面から反対導電型半導
体層にまで到達される溝内面に形成した絶縁膜と溝内に
充填した導電部材とで構成し、かつこの導電部材を溝底
面において反対導電型の半導体層に電気接続しているの
で、容量部電極、更にはゲート電極等の基板上部に存在
する配線層を減らし、メモリセルを微細化しかつ記憶容
量を増大できる効果がある。
モリセルを構成する容量部を、表面から反対導電型半導
体層にまで到達される溝内面に形成した絶縁膜と溝内に
充填した導電部材とで構成し、かつこの導電部材を溝底
面において反対導電型の半導体層に電気接続しているの
で、容量部電極、更にはゲート電極等の基板上部に存在
する配線層を減らし、メモリセルを微細化しかつ記憶容
量を増大できる効果がある。
また、本発明では、容量部においては、MISトランジス
タと接続される容量部電極は第３の半導体層における溝
の外壁となるため、第１の半導体層に接続される溝内の
導電部材からなる対向電極の電位を前記容量部電極より
も高く設定することで、表面反転層を形成して電荷蓄積
が可能となる。更に、この容量部電極と対向電極に接続
される第１の半導体層との間には、不純物濃度が相対的
に高い第２の半導体層が存在しているため、両電極はこ
の第２の半導体層によって分離される。
タと接続される容量部電極は第３の半導体層における溝
の外壁となるため、第１の半導体層に接続される溝内の
導電部材からなる対向電極の電位を前記容量部電極より
も高く設定することで、表面反転層を形成して電荷蓄積
が可能となる。更に、この容量部電極と対向電極に接続
される第１の半導体層との間には、不純物濃度が相対的
に高い第２の半導体層が存在しているため、両電極はこ
の第２の半導体層によって分離される。
第１図は本発明の第１の実施例の断面図、第２図（ａ）
乃至第２図（ｅ）は第１の実施例の製造方法を工程順に
示す断面図、第３図は第２の実施例の断面図、第４図は
従来の一例の断面図である。 １……Ｐ形半導体基板、２……Ｎ型不純物拡散層、３…
…高濃度Ｐ型不純物拡散層、４……Ｐ型不純物拡散層
（エピタキシャル層）、５……フィールド酸化膜、６…
…ゲート酸化膜、7,7A……容量部電極、８……容量絶縁
膜、９……容量部引出し電極、10,10A……ゲート電極
（ワード線）、11……ソース・ドレイン、12……層間絶
縁膜、13……ビット線、20……Ｐ型半導体基板、21……
フィールド酸化膜、22……ゲート酸化膜、23……容量絶
縁膜、24……容量部電極、25……ゲート電極、26……ソ
ース・ドレイン、27……層間絶縁膜、28……ビット線。
乃至第２図（ｅ）は第１の実施例の製造方法を工程順に
示す断面図、第３図は第２の実施例の断面図、第４図は
従来の一例の断面図である。 １……Ｐ形半導体基板、２……Ｎ型不純物拡散層、３…
…高濃度Ｐ型不純物拡散層、４……Ｐ型不純物拡散層
（エピタキシャル層）、５……フィールド酸化膜、６…
…ゲート酸化膜、7,7A……容量部電極、８……容量絶縁
膜、９……容量部引出し電極、10,10A……ゲート電極
（ワード線）、11……ソース・ドレイン、12……層間絶
縁膜、13……ビット線、20……Ｐ型半導体基板、21……
フィールド酸化膜、22……ゲート酸化膜、23……容量絶
縁膜、24……容量部電極、25……ゲート電極、26……ソ
ース・ドレイン、27……層間絶縁膜、28……ビット線。
Claims (1)
- 【請求項１】MISトランジスタと１容量部よりメモリセ
ルを構成してなるMIS型半導体記憶装置において、一導
電型の半導体基板上に形成された反対導電型の第１の半
導体層と、前記第１の半導体層の上に形成され前記半導
体基板と同導電型の第２の半導体層と、前記第２の半導
体層の上に形成され、前記第２の半導体層より低い不純
物濃度を有する第３の半導体層を有し、前記第３の半導
体層の表面上にMISトランジスタを形成する一方、その
表面から前記第１の半導体層にまで到達される溝を形成
し、この溝内面に形成した絶縁膜と溝内に充填した導電
部材と前記第３の半導体層とで容量部を形成し、かつこ
の導電部材を溝底面において前記第１の半導体層に電気
接続し、かつこの第１の半導体層を前記容量部のコモン
電極としたことを特徴とするMIS型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274725A JPH0797626B2 (ja) | 1987-10-31 | 1987-10-31 | Ｍｉｓ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274725A JPH0797626B2 (ja) | 1987-10-31 | 1987-10-31 | Ｍｉｓ型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119057A JPH01119057A (ja) | 1989-05-11 |
| JPH0797626B2 true JPH0797626B2 (ja) | 1995-10-18 |
Family
ID=17545702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274725A Expired - Fee Related JPH0797626B2 (ja) | 1987-10-31 | 1987-10-31 | Ｍｉｓ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797626B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264716A (en) * | 1992-01-09 | 1993-11-23 | International Business Machines Corporation | Diffused buried plate trench dram cell array |
| US5908310A (en) * | 1995-12-27 | 1999-06-01 | International Business Machines Corporation | Method to form a buried implanted plate for DRAM trench storage capacitors |
| DE19640215C1 (de) * | 1996-09-30 | 1998-02-19 | Siemens Ag | Integrierte Halbleiterspeicheranordnung mit "Buried-Plate-Elektrode" |
| JP2001127174A (ja) | 1999-10-25 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
| US6566191B2 (en) | 2000-12-05 | 2003-05-20 | International Business Machines Corporation | Forming electronic structures having dual dielectric thicknesses and the structure so formed |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685428B2 (ja) * | 1986-03-14 | 1994-10-26 | 富士通株式会社 | ダイナミツクランダムアクセスメモリ |
-
1987
- 1987-10-31 JP JP62274725A patent/JPH0797626B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01119057A (ja) | 1989-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4794563A (en) | Semiconductor memory device having a high capacitance storage capacitor | |
| JP2735193B2 (ja) | 不揮発性半導体装置及びその製造方法 | |
| JP2932635B2 (ja) | 半導体記憶装置 | |
| JPH0775247B2 (ja) | 半導体記憶装置 | |
| JPH0342514B2 (ja) | ||
| JPH07273221A (ja) | 半導体装置及びその製造方法 | |
| JPH0770617B2 (ja) | 半導体記憶装置 | |
| JP2932540B2 (ja) | 半導体メモリ装置 | |
| US5066609A (en) | Method of manufacturing a semiconductor device including a trench capacitor | |
| JPH0645552A (ja) | 半導体装置およびその製造方法 | |
| JPS6155258B2 (ja) | ||
| JP3108870B2 (ja) | Ｄｒａｍセルの構造及びその製造方法 | |
| JPH0750772B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0797626B2 (ja) | Ｍｉｓ型半導体記憶装置 | |
| JPH0279462A (ja) | 半導体記憶装置 | |
| JP2503661B2 (ja) | 半導体メモリ素子およびその製造方法 | |
| JPH02246264A (ja) | 半導体装置およびその製造方法 | |
| JP2772375B2 (ja) | 半導体記憶装置 | |
| JP3535542B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JP2739965B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2969876B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6240765A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
| JP2674744B2 (ja) | 半導体メモリ装置の製造方法 | |
| JPS6110271A (ja) | 半導体装置 | |
| JP2001135803A (ja) | ダイナミックランダムアクセスメモリ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |