JPH0797628B2 - 半導体処理方法及びスタック型コンデンサのメモリ集積回路素子 - Google Patents

半導体処理方法及びスタック型コンデンサのメモリ集積回路素子

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JPH0797628B2
JPH0797628B2 JP4310459A JP31045992A JPH0797628B2 JP H0797628 B2 JPH0797628 B2 JP H0797628B2 JP 4310459 A JP4310459 A JP 4310459A JP 31045992 A JP31045992 A JP 31045992A JP H0797628 B2 JPH0797628 B2 JP H0797628B2
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般にメモリ集積型の回
路素子に関し、より詳細には、メモリ集積型の回路にお
ける記憶ノード間の短絡を防止する方法に関する。
【０００２】
【従来の技術】進歩したスタック型のメモリ回路素子、
特にＤＲＡＭ（ダイナミックラム）における重要な問題
点は、記憶ノード間の短絡である。記憶ノードは、導電
性のドープ処理が行われたポリシリコンから一般に構成
される導体である。セルの静電容量を極力大きくするた
めにスタック型のコンデンサを形成する際に意図的に形
成したトポグラフィーすなわち微細構成のために、記憶
ノードポリシリコンで充填することのできる微細構成の
谷が形成される。ポリシリコンを広範囲に亙って過剰に
エッチングした場合でも、上述の如き谷にポリシリコン
のフィラメント（ストリンガ）が残り、このフィラメン
トは隣接する記憶ノードを電気的に接続する（短絡させ
る）。この問題点は、図１乃至図５を参照することによ
ってより容易に理解されよう。
【０００３】図１は半導体ウエーハの断片１０を上面か
らみたものを示しており、この断片は、２対の鏡像的な
ワード線１２、１４から部分的に構成されている。ワー
ド線の対１２は個々のワード線１６、１８を備えてお
り、一方、ワード線の対１４は個々のワード線２０、２
２を備えている。図２、図３及び図４は、図１の線２−
２、３−３及び４−４をそれぞれ通る種々の断面を示し
ている。ウエーハの断片１０は活性領域３８を備えてい
る。また、隣接する対のワード線に重なって形成すべき
コンデンサの輪郭４０が図示されている。輪郭４２は、
後にビット線と接触するように示されている。ビット線
は、コンデンサの構造を明瞭にするために図示していな
い。埋設型の接点の輪郭２８も図示されている。図２、
図３及び図４は、記憶ポリシリコン３０の堆積、並び
に、コンデンサの記憶ノードの下方プレートを形成する
ために用いられるホトレジスト層３２のパターニングを
示している。
【０００４】ワード線の上にスタック型のポリシリコン
記憶ノードを形成することにより生成する大きな垂直の
形態が、図２の断面図に明瞭に示されている。図３及び
図４は、プロセスの同一の時点における、すなわち、下
部コンデンサプレートのポリシリコンをエッチングする
直前のデバイスの領域を示している。これらの領域は各
記憶ノードの間に位置しており、これらの領域は、下側
のコンデンサプレート／記憶ノードのエッチングの間に
全ての記憶ノードのポリシリコンを除去する必要のある
箇所にある。しかしながら、記憶ノードのポリシリコン
は、除去することが困難な深く充填されたポリシリコン
のトレンチ（溝）３３，３５をそれぞれ形成する３−３
及び４−４の領域において架橋されていることは図３及
び図４から明らかであろう。その結果、記憶ノードのエ
ッチングの後に、隣接する記憶ノードを電気的に架橋す
る上記深い谷の中にポリシリコンフィラメントが確実に
残らないようにすることは困難である。
【０００５】全ての架橋するポリシリコンを除去するこ
とができないことにより生ずる問題点は、図１及び図５
を参照することにより理解することができる。図５は、
ポリシリコンをエッチングした後の状態を示す、図３に
対応する図である。図示のように、ポリシリコン層３０
を除去した後に、ストリンガ領域３４が残っている。ス
トリンガ領域は記憶ノード間に多数のストリンガの短絡
を生ずるが、そのような短絡の一例が図１に破線３４で
示されている。
【０００６】
【発明が解決しようとする課題】本発明は、従来技術に
関する上記及び他の欠点を解消することを目的とする。
【０００７】
【課題を解決するための手段】本発明のある観点によれ
ば、スタック型のコンデンサを有するメモリ集積回路素
子を製造するための半導体処理方法が提供され、この方
法は、半導体ウエーハを加工し、ほぼ平行で隔置された
隣接する一対のワード線を形成すると共に、スタック型
の記憶ノードコンデンサ及び該コンデンサ用の埋設型の
接点を形成するための領域を画成し、それぞれのスタッ
ク型のコンデンサを隣接するワード線の対の上に重ねる
段階を備え、上記隣接するワード線の対は、これらワー
ド線の間に第１の分離領域を有し、該第１の分離領域に
は記憶ノードコンデンサ及び対応する埋設型の接点が設
けられ、上記隣接するワード線の対はまた、これらワー
ド線の間に第２の分離領域を有し、上記第１及び第２の
分離領域は、ほぼ平行に分離されたワード線の間でこれ
らワード線に沿って交互に設けられ、上記第１の分離領
域は、該第１の分離領域のワード線の対の間の間隔を画
定する第１の分離距離を有しており、また、上記第２の
分離領域は、該第２の分離領域のワード線の対の間の最
小間隔を画定する第２の分離距離を有しており、上記第
２の分離距離は上記第１の分離距離よりも小さくなされ
ており、更に、上記ワード線の対の間で上記ウエーハの
上に第１の選択された厚みまで絶縁層を設け、該第１の
選択された厚みを上記第２の分離距離の半分よりも大き
くし、これにより、上記ワード線の対の間の上記第２の
分離領域を絶縁材料で充填し、また、上記第１の選択さ
れた厚みを上記第１の分離距離の半分よりも小さくし、
これにより、上記ワード線の対の間の上記第１の分離距
離にある幅を有する空間を形成する段階と、上記第１の
分離領域の中の上記導電材料の層を選択的にエッチング
し、下側の基板に対する埋設型の接点を形成する段階
と、上記空間の中で上記ウエーハの上に第２の厚みまで
導電性材料の層を堆積させる段階と、上記導電性材料の
層をパターニングし、下側の記憶ノードコンデンサプレ
ートを形成する段階と、上記下側の記憶ノードコンデン
サプレートの上方にコンデンサ誘電体及び上側の記憶ノ
ードコンデンサプレートを設ける段階とを備える。
【０００８】本発明の他の観点によれば、スタック型コ
ンデンサのメモリ集積回路素子が提供され、このスタッ
ク型コンデンサのメモリ集積回路素子は、ほぼ平行に隔
置された隣接する一対のワード線と、上記対のワード線
の間でこれらワード線に沿って形成され、上記対のワー
ド線に重なるそれぞれの下側コンデンサプレートを有す
る一連のスタック型のコンデンサとを備え、上記隣接す
る対のワード線は、これらワード線の間に第１の分離領
域を有し、該第１の分離領域には記憶ノードコンデンサ
及び対応する埋設型の接点が設けられ、上記隣接する対
のワード線はまた、これらワード線の間に第２の分離領
域を有し、上記第１及び第２の分離領域は、ほぼ平行に
分離されたワード線の間でこれらワード線に沿って交互
に設けられ、上記第１の分離領域は、該第１の分離領域
の対のワード線の間の間隔を画定する第１の分離距離を
有しており、また、上記第２の分離領域は、該第２の分
離領域の対のワード線の間の最小間隔を画定する第２の
分離距離を有しており、上記第２の分離距離は上記第１
の分離距離よりも小さくなされており、また、上記対の
ワード線の間の上記第２の分離領域を充填する絶縁材料
を備え、上記第１の分離領域の中の下側にある基板に対
する埋設型の接点が設けられ、更に、上記埋設型の接点
を充填する下側のコンデンサプレートと、上記下側のコ
ンデンサプレートの上のコンデンサ誘電体、並びに、該
コンデンサ誘電体の上の上側の記憶ノードコンデンサプ
レートとを備えている。
【０００９】
【実施例】本発明の開示は、「科学及び有用な技術の進
歩を促進するための」米国特許法の立法趣旨（アーティ
クル１、セクション８）に従って行うものである。
【００１０】図面を参照して本発明の好ましい実施例を
以下に説明する。
【００１１】図６を参照してより詳細に説明すると、本
発明に従って処理される半導体ウエーハの全体が参照符
号５０によって示されている。本発明の製造方法を図６
乃至図２２を順に参照して説明する。最初に図６、図８
及び図９を参照すると、半導体ウエーハ５０は、第１の
対のワード線５２及び第２の対のワード線５４をもたら
すように製造される。各対５２、５４は、ほぼ平行に隔
置された隣接するワード線を備えている。すなわち、対
５２はワード線５６、５８を備えており、一方、対５４
はワード線６０、６２を備えている。ワード線の対５
２、５４は、互いに鏡像関係にある形状を有している。
上述のワード線は、ゲート酸化物と、導体（ポリシリコ
ン及びＷＳｉx）と、その上に延在する絶縁材料とから
形成されている。基本的にはワード線の対５２に関して
以下に説明及び図示するが、対応する構造がワード線の
対５４に設けられる。
【００１２】ウエーハ５０は、ワード線５６、５８を提
供するように製造され、重積（スタック）された記憶ノ
ードコンデンサ及びこれらコンデンサ用の埋設型の接点
を形成する領域を画成し、以下の説明から明らかとなる
ように、それぞれのスタック型のコンデンサは隣接する
ワード線５６、５８の上に重なっている。隣接するワー
ド線５６、５８は、これらワード線の間の第１の分離領
域６４を備えており、この分離領域の中に記憶ノードコ
ンデンサ及びそれぞれの埋設型の接点が設けられる。ワ
ード線５６、５８は第２の分離領域６６を備え、これら
領域６４、６６は、ほぼ平行なワード線５６、５８の間
でこれらワード線に沿って交互に設けられている。第１
の分離領域６４は、ほぼ一定の第１の分離距離６８（図
６及び図８）を有しており、この第１の分離距離は、第
１の分離領域６４におけるワード線５６、５８の間の最
小の間隔を画定する。第２の分離領域６６は、第２の分
離距離７０を有しており、この第２の分離距離は、第２
の分離領域６６におけるワード線５６、５８の間の間隔
を画定する。第２の分離距離７０が第１の分離距離６８
よりも小さいことは明らかである。
【００１３】図１０及び図１１を参照すると、ワード線
５６及び５８の間でウエーハ５０の上に第１の選択され
た厚みまで絶縁層７２が設けられている。図示のよう
に、第１の選択された厚みは第２の分離距離７０の半分
よりも大きく、ワード線５６及び５８の間の第２の分離
領域６６を充填している。第１の選択された厚みは第１
の分離距離６８の半分よりも小さく、ワード線５６及び
５８の間の第１の分離領域６４に空間７４をもたらして
いる。この空間は幅７６を有している。
【００１４】図１２及び図１３を参照すると、湿式又は
乾式の技術によって絶縁層７２に等方性のエッチングを
施して第１の分離領域６４の中の空間７４の幅を広げ、
これにより、以下の説明から明らかとなるように、コン
デンサの領域を極力大きくしている。上述の等方性のエ
ッチングは、図示のように層７２の厚みを減少させ、よ
り幅の広い空間７４に厚み７８を与える。
【００１５】図７、図１４及び図１５を参照すると、ウ
エーハ５０は選択的にパターニングされかつエッチング
され、下方の基板に埋設された接点８０を形成する。作
用領域の輪郭８１及びビット線の接点８３が図７に示さ
れている。
【００１６】図１６、図１７及び図１８を参照すると、
導電材料（一般には導電的にドープされたポリシリコ
ン）製の層８２が、空間７４の中で第２の選択された厚
みまでウエーハ５０の上に設けられ、埋設型の接点８０
を充填している。第２の選択された厚みは拡幅された空
間の幅７８の半分よりも小さく、これにより、キャパシ
タンスに使用可能な表面積を極力大きくしている。図示
のように、ホトレジスト８４が塗布され、露光されかつ
除去される。
【００１７】図１９及び図２０を参照すると、ポリシリ
コン層８２がパターニングされ、記憶ノードの下側コン
デンサプレート８６を形成する。
【００１８】図２１及び図２２を参照すると、コンデン
サセルの誘電体８８の共通の層及び記憶ノードの上側コ
ンデンサプレート９０がウエーハの頂部かつ記憶ノード
の下側コンデンサプレート８６の上方に設けられ、スタ
ック型のコンデンサを画成している。このようにするこ
とにより、ワード線の対の間でこれらワード線の対に沿
って形成された一連のスタック型のコンデンサが生ず
る。
【００１９】特に図７及び図１８を参照すると、ワード
線の第１及び第２の対５２、５４は、符号９２で示す最
も接近した分離距離を有している。最も接近した分離距
離９２は、第１の分離距離６８よりも小さく、酸化物層
７２の第１の選択された厚みは、最も接近した分離距離
９２の半分よりも大きい。
【００２０】上に説明した実施例は、キャパシタンスを
極力大きくするための許容寸法を有するコンデンサの埋
設型接点用の領域の間にワード線のギャップを提供し、
一方、他のワード線の領域の間のワード線のギャップは
下方に向けて調節され、これにより、絶縁材料で充填さ
れる記憶ノードの間に領域を形成する。
【００２１】
【発明の効果】本発明によれば、従来技術に伴うストリ
ンガの問題を解消する。より信頼性がありコンパクトな
集積回路の構造が得られる。
【図面の簡単な説明】
【図１】上記従来の技術の項で説明した従来技術の半導
体ウエーハの平面図である。
【図２】図１の線２−２に沿って示す図１のウエーハの
横断図である。
【図３】図１の線３−３に沿って示す図１のウエーハの
横断図である。
【図４】図１の線４−４に沿って示す図１のウエーハの
横断図である。
【図５】図３に示す段階の後の従来技術の処理段階にあ
る図１のウエーハを図１の線３−３に沿って示す横断図
である。
【図６】本発明のある処理段階にある本発明の半導体ウ
エーハの平面図である。
【図７】図６に示す段階の次の本発明の処理段階にある
本発明の半導体ウエーハの平面図である。
【図８】図６の線８−８に沿って示す断面図である。
【図９】図６の線９−９に沿って示す断面図である。
【図１０】図８及び図９に示す段階の次の処理段階にあ
る状態を線８−８に沿って示す断面図である。
【図１１】図８及び図９に示す段階の次の処理段階にあ
る状態を図６の線９−９に沿って示す断面図である。
【図１２】図１０及び図１１に示す段階の次の処理段階
にある状態を図６の線８−８に沿って示す断面図であ
る。
【図１３】図１０及び図１１に示す段階の次の処理段階
にある状態を図６の線９−９に沿って示す断面図であ
る。
【図１４】図１２及び図１３に示す段階の次の処理段階
にある状態を図６の線８−８に沿って示す断面図であ
る。
【図１５】図１２及び図１３に示す段階の次の処理段階
にある状態を図６の線９−９に沿って示す断面図であ
る。
【図１６】図１４及び図１５に示す段階の次の処理段階
にある状態を図６の線８−８に沿って示す断面図である
【図１７】図１４及び図１５に示す段階の次の処理段階
にある状態を図６の線９−９に沿って示す断面図である
【図１８】図１４及び図１５に示す段階の次の処理段階
にある状態を図６の線７Ｃ−７Ｃに沿って示す断面図で
ある
【図１９】図１６、図１７及び及び図１８に示す段階の
次の処理段階にある状態を図６の線８−８に沿って示す
断面図である
【図２０】図１６、図１７及び図１８に示す段階の次の
処理段階にある状態を図６の線９−９に沿って示す断面
図である
【図２１】図１９及び図２０に示す段階の次の処理段階
にある状態を図６の線８−８に沿って示す断面図である
【図２２】図１９及び図２０に示す段階の次の処理段階
にある状態を図６の線９−９に沿って示す断面図である
【符号の説明】
５０ 半導体ウエーハ ５２、５４ ワー
ド線の対 ５６、５８、６０、６２ ワード線 ６４ 第１の
分離領域 ６６ 第２の分離領域 ６８ 第１の分離
距離 ７０ 第２の分離距離 ７２ 絶縁層 ７４ 空間 ７６ 空間の幅 ７８ 幅を広げられた空間の厚み ８０ 埋設型の接
点 ８２ ポリシリコン層 ８４ ホトレジス
ト ８６ 下側の記憶ノードコンデンサプレート ８８ コンデンサセル誘電体層 ９０ 上側の記憶ノードコンデンサプレート ９２ 最も接近した分離距離
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 スタック型のコンデンサを有するメモリ
    集積回路素子を製造するための半導体処理方法におい
    て、 半導体ウエーハを加工し、ほぼ平行で隔置された隣接す
    る一対のワード線を形成すると共に、スタック型の記憶
    ノードコンデンサ及び該コンデンサ用の埋設型の接点を
    形成するための領域を画成し、それぞれの重積型のコン
    デンサを隣接するワード線の対の上に重ねる段階を備
    え、 前記隣接するワード線の対は、これらワード線の間に第
    １の分離領域を有し、該第１の分離領域には記憶ノード
    コンデンサ及び対応する埋設型の接点が設けられ、前記
    隣接するワード線の対はまた、これらワード線の間に第
    ２の分離領域を有し、前記第１及び第２の分離領域は、
    ほぼ平行に分離されたワード線の間でこれらワード線に
    沿って交互に設けられ、前記第１の分離領域は、該第１
    の分離領域のワード線の対の間の間隔を画定する第１の
    分離距離を有しており、また、前記第２の分離領域は、
    該第２の分離領域のワード線の対の間の最小間隔を画定
    する第２の分離距離を有しており、前記第２の分離距離
    は前記第１の分離距離よりも小さくなされており、更
    に、 前記ワード線の対の間で前記ウエーハの上に第１の選択
    された厚みまで絶縁層を設け、該第１の選択された厚み
    を前記第２の分離距離の半分よりも大きくし、これによ
    り、前記ワード線の対の間の前記第２の分離領域を絶縁
    材料で充填し、また、前記第１の選択された厚みを前記
    第１の分離距離の半分よりも小さくし、これにより、前
    記ワード線の対の間の前記第１の分離距離にある幅を有
    する空間を形成する段階と、 前記第１の分離領域の中の前記絶縁層の部分を選択的に
    除去し、下側の基板に対する埋設型の接点を形成する段
    階と、 前記空間の中で前記ウエーハの上に第２の厚みまで導電
    性材料の層を堆積させる段階と、 前記導電性材料の層をパターニングし、下側の記憶ノー
    ドコンデンサプレートを形成する段階と、 前記下側の記憶ノードコンデンサプレートの上方にコン
    デンサ誘電体及び上側の記憶ノードコンデンサプレート
    を設ける段階とを備える半導体処理方法。
  2. 【請求項２】 請求項１の半導体処理方法において、前
    記第２の選択された厚みは、前記空間の幅の半分よりも
    小さいことを特徴とする半導体処理方法。
  3. 【請求項３】 請求項１の半導体処理方法において、埋
    設型の接点をエッチングする前に前記絶縁層を等方的に
    エッチングし、これにより、導電性材料の層を堆積させ
    る前に前記第１の分離領域の空間の幅を広げる段階を更
    に備えることを特徴とする半導体処理方法。
  4. 【請求項４】 請求項１の半導体処理方法において、前
    記ワード線の対が第１の対のワード線を画成し、更に、 前記半導体ウエーハを加工してほぼ平行に隔置されて隣
    接する第２の対のワード線を形成し、該第２の対のワー
    ド線を前記第１の対のワード線に対してほぼ平行な関係
    で隣接するように位置させ、前記第２の対のワード線の
    形状を前記第１の対のワード線の形状と鏡像関係になる
    ようにする段階を備え、 前記第１及び第２の対のワード線に最も接近する分離距
    離を設け、該最も接近する分離距離を前記第１の分離距
    離よりも小さくし、前記第１の選択された厚みを前記最
    も接近する距離の半分よりも大きくすることを特徴とす
    る半導体処理方法。
  5. 【請求項５】 請求項１の半導体処理方法において、前
    記第２の選択された厚みは前記空間の幅の半分よりも小
    さく、更に、 埋設型の接点をエッチングする前に前記絶縁層を等方的
    にエッチングし、前記導電性材料の層を堆積させる前に
    前記第１の分離領域の前記空間の幅を広げる段階を更に
    備えることを特徴とする半導体処理方法。
  6. 【請求項６】 請求項１の半導体処理方法において、前
    記第２の選択された厚みは前記空間の幅の半分よりも小
    さく、前記ワード線の対が第１の対のワード線を画成
    し、更に、 前記半導体ウエーハを加工してほぼ平行に隔置されて隣
    接する第２の対のワード線を形成し、該第２の対のワー
    ド線を前記第１の対のワード線に対してほぼ平行な関係
    で隣接するように位置させ、前記第２の対のワード線の
    形状を前記第１の対のワード線の形状と鏡像関係になる
    ようにする段階を備え、 前記第１及び第２の対のワード線に最も接近する分離距
    離を設け、該最も接近する分離距離を前記第１の分離距
    離よりも小さくし、前記第１の選択された厚みを前記最
    も接近する距離の半分よりも大きくすることを特徴とす
    る半導体処理方法。
  7. 【請求項７】 請求項１の半導体処理方法において、前
    記対のワード線が第１の対のワード線を画成し、更に、 埋設型の接点をエッチングする前に前記絶縁層を等方的
    にエッチングし、前記導電性材料の層を堆積させる前に
    前記第１の分離領域の前記空間の幅を広げる段階と、 前記半導体ウエーハを加工してほぼ平行に隔置されて隣
    接する第２の対のワード線を形成し、該第２の対のワー
    ド線を前記第１の対のワード線に対してほぼ平行な関係
    で隣接するように位置させ、前記第２の対のワード線の
    形状を前記第１の対のワード線の形状と鏡像関係になる
    ようにする段階を備え、 前記第１及び第２の対のワード線に最も接近する分離距
    離を設け、該最も接近する分離距離を前記第１の分離距
    離よりも小さくし、前記第１の選択された厚みを前記最
    も接近する距離の半分よりも大きくすることを特徴とす
    る半導体処理方法。
  8. 【請求項８】 請求項１の半導体処理方法において、前
    記対のワード線が第１の対のワード線を画成し、また、
    前記第２の選択された厚みが前記空間の幅よりも小さ
    く、更に、 埋設型の接点をエッチングする前に前記絶縁層を等方的
    にエッチングし、前記導電性材料の層を堆積させる前に
    前記第１の分離領域の前記空間の幅を広げる段階と、 前記半導体ウエーハを加工してほぼ平行に隔置されて隣
    接する第２の対のワード線を形成し、該第２の対のワー
    ド線を前記第１の対のワード線に対してほぼ平行な関係
    で隣接するように位置させ、前記第２の対のワード線の
    形状を前記第１の対のワード線の形状と鏡像関係になる
    ようにする段階を備え、 前記第１及び第２の対のワード線に最も接近する分離距
    離を設け、該最も接近する分離距離を前記第１の分離距
    離よりも小さくし、前記第１の選択された厚みを前記最
    も接近する距離の半分よりも大きくすることを特徴とす
    る半導体処理方法。
  9. 【請求項９】 請求項１の方法に従って形成された集積
    回路素子。
  10. 【請求項１０】 請求項２の方法に従って形成された集
    積回路素子。
  11. 【請求項１１】 請求項３の方法に従って形成された集
    積回路素子。
  12. 【請求項１２】 請求項４の方法に従って形成された集
    積回路素子。
  13. 【請求項１３】 請求項５の方法に従って形成された集
    積回路素子。
  14. 【請求項１４】 請求項６の方法に従って形成された集
    積回路素子。
  15. 【請求項１５】 請求項７の方法に従って形成された集
    積回路素子。
  16. 【請求項１６】 請求項８の方法に従って形成された集
    積回路素子。
  17. 【請求項１７】 スタック型コンデンサのメモリ集積回
    路素子において、 ほぼ平行に隔置された隣接する一対のワード線と、 前記対のワード線の間でこれらワード線に沿って形成さ
    れ、前記対のワード線に重なるそれぞれの下側コンデン
    サプレートを有する一連のスタック型のコンデンサとを
    備え、 前記隣接する対のワード線は、これらワード線の間に第
    １の分離領域を有し、該第１の分離領域には記憶ノード
    コンデンサ及び対応する埋設型の接点が設けられ、前記
    隣接する対のワード線はまた、これらワード線の間に第
    ２の分離領域を有し、前記第１及び第２の分離領域は、
    ほぼ平行に分離されたワード線の間でこれらワード線に
    沿って交互に設けられ、前記第１の分離領域は、該第１
    の分離領域の対のワード線の間の間隔を画定する第１の
    分離距離を有しており、また、前記第２の分離領域は、
    該第２の分離領域の対のワード線の間の最小間隔を画定
    する第２の分離距離を有しており、前記第２の分離距離
    は前記第１の分離距離よりも小さくなされており、ま
    た、 前記対のワード線の間の前記第２の分離領域を充填する
    絶縁材料を備え、前記第１の分離領域の中の下側にある
    基板に対する埋設型の接点が設けられ、更に、 前記埋設型の接点を充填する下側のコンデンサプレート
    と、 前記下側のコンデンサプレートの上のコンデンサ誘電
    体、並びに、該コンデンサ誘電体の上の上側の記憶ノー
    ドコンデンサプレートとを備えるスタック型コンデンサ
    のメモリ集積回路素子。
  18. 【請求項１８】 請求項１７のスタック型コンデンサの
    メモリ集積回路素子において、前記対のワード線が第１
    の対のワード線を画成し、更に、 ほぼ平行に隔置されて隣接する第２の対のワード線を備
    え、該第２の対のワード線は前記第１の対のワード線に
    対してほぼ平行な関係で隣接するように位置し、前記第
    ２の対のワード線は前記第１の対のワード線と鏡像関係
    の形状を有し、 前記第１及び第２の対のワード線は最も接近する分離距
    離を有し、該最も接近する分離距離は前記第１の分離距
    離よりも小さく、また、最も接近して分離される箇所に
    沿って前記第１及び第２の対のワード線の間に設けられ
    る絶縁材料の充填材を備えることを特徴とするスタック
    型コンデンサのメモリ集積回路素子。
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