JPH0666437B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPH0666437B2 JPH0666437B2 JP62288510A JP28851087A JPH0666437B2 JP H0666437 B2 JPH0666437 B2 JP H0666437B2 JP 62288510 A JP62288510 A JP 62288510A JP 28851087 A JP28851087 A JP 28851087A JP H0666437 B2 JPH0666437 B2 JP H0666437B2
- Authority
- JP
- Japan
- Prior art keywords
- storage electrode
- conductive film
- film
- window
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 メモリ・セルの平面に於ける面積を小さくした場合にも
スタックト・キャパシタの容量を充分に確保できるよう
な構造にした半導体記憶装置に関し、 メモリ・キャパシタに於ける蓄積電極の構造に簡単な改
変を加えることで、メモリ・キャパシタの平面的な面積
が縮小化されても全体としての面積は充分に広く採るこ
とができるようにして必要なキャパシティを確保できる
ようにすることを目的とし、 半導体基板上の絶縁膜に形成されメモリ・キャパシタに
於ける蓄積電極がコンタクトする窓と、該窓の周囲を囲
むように形成され前記蓄積電極の一部をなす第一の導電
膜と、該第一の導電膜の少なくとも内側周にコンタクト
すると共に前記窓にコンタクトし前記蓄積電極の一部を
なす第二の導電膜とを備えてなるように、また、半導体
基板を覆う絶縁膜上にメモリ・キャパシタに於ける蓄積
電極の一部となる第一の導電膜を形成する工程と、次い
で、該第一の導電膜のパターニング及び前記絶縁膜のパ
ターニングを行って前記蓄積電極が前記半導体基板とコ
ンタクトする為の窓を形成する工程と、次いで、該窓内
及び前記第一の導電膜を覆い前記メモリ・キャパシタに
於ける蓄積電極の一部となる第二の導電膜を形成する工
程と、次いで、該第二の導電膜及び前記第一の導電膜の
パターニングを行って蓄積電極を形成する工程とが含ま
れてなるように構成する。
スタックト・キャパシタの容量を充分に確保できるよう
な構造にした半導体記憶装置に関し、 メモリ・キャパシタに於ける蓄積電極の構造に簡単な改
変を加えることで、メモリ・キャパシタの平面的な面積
が縮小化されても全体としての面積は充分に広く採るこ
とができるようにして必要なキャパシティを確保できる
ようにすることを目的とし、 半導体基板上の絶縁膜に形成されメモリ・キャパシタに
於ける蓄積電極がコンタクトする窓と、該窓の周囲を囲
むように形成され前記蓄積電極の一部をなす第一の導電
膜と、該第一の導電膜の少なくとも内側周にコンタクト
すると共に前記窓にコンタクトし前記蓄積電極の一部を
なす第二の導電膜とを備えてなるように、また、半導体
基板を覆う絶縁膜上にメモリ・キャパシタに於ける蓄積
電極の一部となる第一の導電膜を形成する工程と、次い
で、該第一の導電膜のパターニング及び前記絶縁膜のパ
ターニングを行って前記蓄積電極が前記半導体基板とコ
ンタクトする為の窓を形成する工程と、次いで、該窓内
及び前記第一の導電膜を覆い前記メモリ・キャパシタに
於ける蓄積電極の一部となる第二の導電膜を形成する工
程と、次いで、該第二の導電膜及び前記第一の導電膜の
パターニングを行って蓄積電極を形成する工程とが含ま
れてなるように構成する。
本発明は、メモリ・セルの平面に於ける面積を小さくし
た場合にもスタックト・キャパシタの容量を充分に確保
できるような構造にした半導体記憶装置に関する。
た場合にもスタックト・キャパシタの容量を充分に確保
できるような構造にした半導体記憶装置に関する。
第18図はダイナミック・ランダム・アクセス・メモリ
（dynamic random access memory:DRAM）の構造を説
明する為の要部切断側面図を表している。
（dynamic random access memory:DRAM）の構造を説
明する為の要部切断側面図を表している。
図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコンからなるフィールド絶縁膜、３は二酸化シリコ
ンからなるゲート絶縁膜、41,42,43は多結晶シリコンか
らなるゲート電極（ワード線）、51Aはn+型ソース領
域、61A,61Bはn+型ドレイン領域、７は二酸化シリコン
からなる層間絶縁膜、81A,81Bは多結晶シリコンからな
るスタックト・キャパシタに於ける蓄積電極、91A,91B
は二酸化シリコンからなるスタックト・キャパシタに於
ける誘電体膜、101は多結晶シリコンからなるセル・プ
レートと呼ばれるスタックト・キャパシタに於ける対向
電極、11は二酸化シリコンからなる層間絶縁膜、121は
高融点金属シリサイド（例えば、ポリサイド:polysid
e）からなるビット線、13は燐珪酸ガラス（phosphosili
cate glass:PSG）からなる層間絶縁膜、14はゲート電
極と共にワード線の一部をなす電極・配線をそれぞれ示
している。
シリコンからなるフィールド絶縁膜、３は二酸化シリコ
ンからなるゲート絶縁膜、41,42,43は多結晶シリコンか
らなるゲート電極（ワード線）、51Aはn+型ソース領
域、61A,61Bはn+型ドレイン領域、７は二酸化シリコン
からなる層間絶縁膜、81A,81Bは多結晶シリコンからな
るスタックト・キャパシタに於ける蓄積電極、91A,91B
は二酸化シリコンからなるスタックト・キャパシタに於
ける誘電体膜、101は多結晶シリコンからなるセル・プ
レートと呼ばれるスタックト・キャパシタに於ける対向
電極、11は二酸化シリコンからなる層間絶縁膜、121は
高融点金属シリサイド（例えば、ポリサイド:polysid
e）からなるビット線、13は燐珪酸ガラス（phosphosili
cate glass:PSG）からなる層間絶縁膜、14はゲート電
極と共にワード線の一部をなす電極・配線をそれぞれ示
している。
このDRAMでは、例えば、ゲート電極41とソース両51とド
レイン領域61Aとで一つのメモリ・セルに於けるトラン
スファ・ゲート・トランジスタをなし、電極81Aと誘電
体膜91Aと電極101とで前記メモリ・セルに於けるメモリ
・キャパシタをなし、電極81Aがドレイン領域61Aにコン
タクトすることでトランスファ・ゲート・トランジスタ
とメモリ・キャパシタとが結合され、トランスファ・ゲ
ート・トランジスタのオン・オフでメモリ・キャパシタ
に情報電荷の出し入れや蓄積を行うものであり、このよ
うなことは、１トランジスタと１メモリ・キャパシタか
らなるメモリ・セルをもつ標準的なDRAMでは並べて変わ
りないところであって、現在の半導体記憶装置に於ける
主流をなすものである。尚、ドレイン領域61B、電極
81B、誘電体膜91Bなどは前記説明したメモリ・セルに隣
接するメモリ・セルの一部を構成するものである。
レイン領域61Aとで一つのメモリ・セルに於けるトラン
スファ・ゲート・トランジスタをなし、電極81Aと誘電
体膜91Aと電極101とで前記メモリ・セルに於けるメモリ
・キャパシタをなし、電極81Aがドレイン領域61Aにコン
タクトすることでトランスファ・ゲート・トランジスタ
とメモリ・キャパシタとが結合され、トランスファ・ゲ
ート・トランジスタのオン・オフでメモリ・キャパシタ
に情報電荷の出し入れや蓄積を行うものであり、このよ
うなことは、１トランジスタと１メモリ・キャパシタか
らなるメモリ・セルをもつ標準的なDRAMでは並べて変わ
りないところであって、現在の半導体記憶装置に於ける
主流をなすものである。尚、ドレイン領域61B、電極
81B、誘電体膜91Bなどは前記説明したメモリ・セルに隣
接するメモリ・セルの一部を構成するものである。
近年、半導体装置は更に微細化される傾向にあり、前記
したDRAMに於いても例外ではなく、微細化が進行するに
つれ、メモリ・セルの平面的な面積の縮小化を要求され
ている。その場合、メモリ・セルの面積が例えば10〔μ
m2〕程度以下になると、最早、従来通りの構造ではメモ
リ・キャパシタ容量を確保することが不可能になる。
したDRAMに於いても例外ではなく、微細化が進行するに
つれ、メモリ・セルの平面的な面積の縮小化を要求され
ている。その場合、メモリ・セルの面積が例えば10〔μ
m2〕程度以下になると、最早、従来通りの構造ではメモ
リ・キャパシタ容量を確保することが不可能になる。
然しながら、前記したようなスタックト・メモリ・キャ
パシタを有するメモリ・セルは、その電極がコンタクト
する拡散領域の面積が小さく、従って、情報電荷の保持
時間が長く、また、α線など放射線に起因するソフト・
エラーに対する耐性が高いなど多くの利点があり、メモ
リ・セルを縮小化した場合にも、このスタックト・メモ
リ・キャパシタ方式を採用できれば大変好ましいことで
ある。
パシタを有するメモリ・セルは、その電極がコンタクト
する拡散領域の面積が小さく、従って、情報電荷の保持
時間が長く、また、α線など放射線に起因するソフト・
エラーに対する耐性が高いなど多くの利点があり、メモ
リ・セルを縮小化した場合にも、このスタックト・メモ
リ・キャパシタ方式を採用できれば大変好ましいことで
ある。
本発明は、メモリ・キャパシタに於ける蓄積電極の構造
に簡単な改変を加えることで、メモリ・キャパシタの平
面的な面積が縮小化されても全体としての面積は充分に
広く採ることができるようにして必要なキャパシティを
確保できるようにする。
に簡単な改変を加えることで、メモリ・キャパシタの平
面的な面積が縮小化されても全体としての面積は充分に
広く採ることができるようにして必要なキャパシティを
確保できるようにする。
本発明に依る半導体記憶装置に於いては、半導体基板
（例えばｐ型シリコン半導体基板１）上の絶縁膜（例え
ば層間絶縁膜７）に形成されメモリ・キャパシタに於け
る蓄積電極がコンタクトする窓（例えば窓8A或いは8B及
び7A）と、該窓の周囲を囲むように形成され前記蓄積電
極の一部をなす第一の導電膜（例えば第一の導電膜81A
や81Bなど）と、該第一の導電膜の少なくとも内側周に
コンタクトすると共に前記窓にコンタクトし前記蓄積電
極の一部をなす第二の導電膜（例えば第二の導電膜151A
や151Bなど）とを備えてなるように、また、半導体基板
を覆う絶縁膜上にメモリ・キャパシタに於ける蓄積電極
の一部となる第一の導電膜を形成する工程と、次いで、
該第一の導電膜のパターニング及び前記絶縁膜のパター
ニングを行って前記蓄積電極が前記半導体基板とコンタ
クトする為の窓を形成する工程と、次いで、該窓内及び
前記第一の導電膜を覆い前記メモリ・キャパシタに於け
る蓄積電極の一部となる第二の導電膜を形成する工程
と、次いで、該第二の導電膜及び前記第一の導電膜のパ
ターニングを行って蓄積電極を形成する工程とが含まれ
てなるように構成する。
（例えばｐ型シリコン半導体基板１）上の絶縁膜（例え
ば層間絶縁膜７）に形成されメモリ・キャパシタに於け
る蓄積電極がコンタクトする窓（例えば窓8A或いは8B及
び7A）と、該窓の周囲を囲むように形成され前記蓄積電
極の一部をなす第一の導電膜（例えば第一の導電膜81A
や81Bなど）と、該第一の導電膜の少なくとも内側周に
コンタクトすると共に前記窓にコンタクトし前記蓄積電
極の一部をなす第二の導電膜（例えば第二の導電膜151A
や151Bなど）とを備えてなるように、また、半導体基板
を覆う絶縁膜上にメモリ・キャパシタに於ける蓄積電極
の一部となる第一の導電膜を形成する工程と、次いで、
該第一の導電膜のパターニング及び前記絶縁膜のパター
ニングを行って前記蓄積電極が前記半導体基板とコンタ
クトする為の窓を形成する工程と、次いで、該窓内及び
前記第一の導電膜を覆い前記メモリ・キャパシタに於け
る蓄積電極の一部となる第二の導電膜を形成する工程
と、次いで、該第二の導電膜及び前記第一の導電膜のパ
ターニングを行って蓄積電極を形成する工程とが含まれ
てなるように構成する。
前記手段を採ることに依り、従来に比較してメモリ・キ
ャパシタの平面的な面積が縮小された場合であっても、
全体として面積は変わりないか、寧ろ増大させることが
可能となり、スタックト・メモリ・キャパシタの利点、
即ち、蓄積電極がコンタクトする拡散領域の面積が小さ
いことに依る利点は更に向上させることができ、そし
て、そのようなメモリ・キャパシタを構成するの必要な
技術は、メモリ・キャパシタに於ける蓄積電極の形状を
改変するのみであり、従来から多用されているもので充
分に対処することができ、その実施は極めて容易であ
る。
ャパシタの平面的な面積が縮小された場合であっても、
全体として面積は変わりないか、寧ろ増大させることが
可能となり、スタックト・メモリ・キャパシタの利点、
即ち、蓄積電極がコンタクトする拡散領域の面積が小さ
いことに依る利点は更に向上させることができ、そし
て、そのようなメモリ・キャパシタを構成するの必要な
技術は、メモリ・キャパシタに於ける蓄積電極の形状を
改変するのみであり、従来から多用されているもので充
分に対処することができ、その実施は極めて容易であ
る。
第１図乃至第13図は本発明一実施例を解説する為の工程
要所に於ける半導体記憶装置の図であり、第１図は要部
平面図、第２図乃至第７図は第１図に見られる線Ｘ−Ｘ
に沿う要部切断側面図、第８図乃至第13図は第１図に見
られる線Ｙ−Ｙに沿う要部切断側面図をそれぞれ表し、
以下、これ等の図を参照しつつ説明する。尚、第18図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとし、また、ここで、各図に関する注意
事項を記述しておくと、第１図は綜合的な図であるか
ら、特に挙げなくても、各工程に亙って常に参照するも
のとし、そして、第１図に表されている範囲と他の図に
表されているそれとは必ずしも一致していない。
要所に於ける半導体記憶装置の図であり、第１図は要部
平面図、第２図乃至第７図は第１図に見られる線Ｘ−Ｘ
に沿う要部切断側面図、第８図乃至第13図は第１図に見
られる線Ｙ−Ｙに沿う要部切断側面図をそれぞれ表し、
以下、これ等の図を参照しつつ説明する。尚、第18図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとし、また、ここで、各図に関する注意
事項を記述しておくと、第１図は綜合的な図であるか
ら、特に挙げなくても、各工程に亙って常に参照するも
のとし、そして、第１図に表されている範囲と他の図に
表されているそれとは必ずしも一致していない。
第２図及び第８図参照 （１） 通常の技法を適用することに依り、ｐ型シリコ
ン半導体基板１にフィールド絶縁膜２、ゲート絶縁膜
３、多結晶シリコンからなるゲート電極41,42,43、n+型
ソース領域（図示せず）、n+型ドレイン領域61A、二酸
化シリコンからなる層間絶縁膜７を形成する。尚、ゲー
ト絶縁膜42及び43は紙面の反対側に位置するトランスフ
ァ・ゲート・トランジスタに於けるものである。
ン半導体基板１にフィールド絶縁膜２、ゲート絶縁膜
３、多結晶シリコンからなるゲート電極41,42,43、n+型
ソース領域（図示せず）、n+型ドレイン領域61A、二酸
化シリコンからなる層間絶縁膜７を形成する。尚、ゲー
ト絶縁膜42及び43は紙面の反対側に位置するトランスフ
ァ・ゲート・トランジスタに於けるものである。
第３図及び第９図参照 （２） 化学気相成長（chemical vapor deposition:
CVD）法を適用することに依り、厚さ例えば0.2〔μｍ〕
の多結晶シリコン膜８を成長させる。
CVD）法を適用することに依り、厚さ例えば0.2〔μｍ〕
の多結晶シリコン膜８を成長させる。
この多結晶シリコン膜８はメモリ・キャパシタに於ける
蓄積電極を構成する為の第一層目導電膜となるべきもの
である。
蓄積電極を構成する為の第一層目導電膜となるべきもの
である。
第４図及び第10図参照 （３） 通常のフォト・リソグラフィ技術を適用するこ
とに依り、多結晶シリコン膜８を選択的にエッチング
し、メモリ・キャパシタの蓄積電極コンタクト窓8Aを開
口する。
とに依り、多結晶シリコン膜８を選択的にエッチング
し、メモリ・キャパシタの蓄積電極コンタクト窓8Aを開
口する。
（４） 引き続き同じマスクを用いて層間絶縁膜７の選
択的エッチングを行い、窓8Aを基板１の表面、従って、
ドレイン領域61Aの表面まで貫通させる。
択的エッチングを行い、窓8Aを基板１の表面、従って、
ドレイン領域61Aの表面まで貫通させる。
ここで留意すべきは、第10図から明らかなように、窓8A
のＹ方向に於ける実質的なエッジはフィールド絶縁膜２
のエッジで画定されていることである。若し、Ｙ方向の
エッジを層間絶縁膜７に形成した窓のエッジに依存する
のであれば、窓のエッジはフィールド絶縁膜２のエッジ
より内側に形成する必要があり、その分だけ活性領域、
例えばドレイン領域61Aを大型に形成しなければならな
い。本実施例で行っている技法は、Ｙ方向にセンス増幅
器などが配設され、ビット線ピッチを狭小化する必要が
ある場合に大変有効な手段である。
のＹ方向に於ける実質的なエッジはフィールド絶縁膜２
のエッジで画定されていることである。若し、Ｙ方向の
エッジを層間絶縁膜７に形成した窓のエッジに依存する
のであれば、窓のエッジはフィールド絶縁膜２のエッジ
より内側に形成する必要があり、その分だけ活性領域、
例えばドレイン領域61Aを大型に形成しなければならな
い。本実施例で行っている技法は、Ｙ方向にセンス増幅
器などが配設され、ビット線ピッチを狭小化する必要が
ある場合に大変有効な手段である。
第５図及び第11図参照 （５） 再びCVD法を適用することに依り、厚さ例えば
0.1〔μｍ〕の多結晶シリコン膜15を成長させ、次い
で、POCl3をソース・ガスとし、温度800〔℃〕にして、
ｎ型不純物、即ち、燐（Ｐ）の導入を行って導電性化す
る。
0.1〔μｍ〕の多結晶シリコン膜15を成長させ、次い
で、POCl3をソース・ガスとし、温度800〔℃〕にして、
ｎ型不純物、即ち、燐（Ｐ）の導入を行って導電性化す
る。
この多結晶シリコン膜15はメモリ・キャパシタに於ける
蓄積電極を構成する為の第二層目導電膜となるべきもの
であり、その一部がドレイン領域61Aにコンタクトし、
且つ、第一層目の導電膜である多結晶シリコン膜８とも
コンタクトしていることは図示の通りである。
蓄積電極を構成する為の第二層目導電膜となるべきもの
であり、その一部がドレイン領域61Aにコンタクトし、
且つ、第一層目の導電膜である多結晶シリコン膜８とも
コンタクトしていることは図示の通りである。
第６図及び第12図参照 （６） 通常のフォト・リソグラフィ技術を適用するこ
とに依り、多結晶シリコン膜15及び多結晶シリコン膜８
のパターニングを行い、蓄積電極を構成する第一の導電
膜81A,81Bなど、そして、同じく第二の導電膜151A,151B
などを形成する。
とに依り、多結晶シリコン膜15及び多結晶シリコン膜８
のパターニングを行い、蓄積電極を構成する第一の導電
膜81A,81Bなど、そして、同じく第二の導電膜151A,151B
などを形成する。
このようにして形成された蓄積電極に於ける表面は、か
なり起伏が多い、従って、面積が大きいものとなってい
る。
なり起伏が多い、従って、面積が大きいものとなってい
る。
第７図及び第13図参照 （７） 熱酸化性を適用することに依り、湿性雰囲気中
に第二の導電膜151Aなどの面に二酸化シリコン膜を形成
してメモリ・キャパシタの誘電体膜91A,91Bなどとす
る。
に第二の導電膜151Aなどの面に二酸化シリコン膜を形成
してメモリ・キャパシタの誘電体膜91A,91Bなどとす
る。
（８） この後、セル・プレートと呼ばれる対向電極を
同じく多結晶シリコンで形成してメモリ・キャパシタを
完成する。
同じく多結晶シリコンで形成してメモリ・キャパシタを
完成する。
本発明を実施する場合、蓄積電極は或る程度厚い方が好
ましく、後えば、メモリ・セル面積が７〔μm2〕である
とき、蓄積電極の膜厚を従来の約二倍である0.5〔μ
ｍ〕にすると、メモリ・キャパシタの側面積と平面積が
略等しくなり、従って、メモリ・キャパシタの平面積が
かなり縮小されたものとなった場合でも、蓄積電極の膜
厚を厚くすることでキャパシティを従来通りに維持で
き、しかも、前記実施例に依ると、面積はは更に20
〔％〕以上も増加させることができるものである。
ましく、後えば、メモリ・セル面積が７〔μm2〕である
とき、蓄積電極の膜厚を従来の約二倍である0.5〔μ
ｍ〕にすると、メモリ・キャパシタの側面積と平面積が
略等しくなり、従って、メモリ・キャパシタの平面積が
かなり縮小されたものとなった場合でも、蓄積電極の膜
厚を厚くすることでキャパシティを従来通りに維持で
き、しかも、前記実施例に依ると、面積はは更に20
〔％〕以上も増加させることができるものである。
第14図乃至第17図は他の実施例を解説する為の工程要所
に於ける半導体記憶装置の図であり、第１図に見られる
線Ｘ−Ｘに沿う要部切断側面図をそれぞれ表し、第１図
乃至第13図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。尚、この実施例で
は、蓄積電極を構成する第一の導電膜である多結晶シリ
コン膜８を形成するまでの工程は第１図乃至第13図につ
いて説明した実施例と変わりない為、その次の工程から
説明するものとし、また、第１図乃至第13図について説
明したさきの実施例を第一実施例と呼ぶことにする。
に於ける半導体記憶装置の図であり、第１図に見られる
線Ｘ−Ｘに沿う要部切断側面図をそれぞれ表し、第１図
乃至第13図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。尚、この実施例で
は、蓄積電極を構成する第一の導電膜である多結晶シリ
コン膜８を形成するまでの工程は第１図乃至第13図につ
いて説明した実施例と変わりない為、その次の工程から
説明するものとし、また、第１図乃至第13図について説
明したさきの実施例を第一実施例と呼ぶことにする。
第14図参照 （１） 通常のフォト・リソグラフィ技術を適用するこ
とに依り、多結晶シリコン膜８を選択的にエッチング
し、メモリ・キャパシタの蓄積電極コンタクト窓8Bを開
口する。
とに依り、多結晶シリコン膜８を選択的にエッチング
し、メモリ・キャパシタの蓄積電極コンタクト窓8Bを開
口する。
この場合、留意すべきは、窓8Bは、第一実施例に於いて
形成した蓄積電極コンタクト窓8Aに比較すると大型であ
って、トランスファ・ゲート・トランジスタの上にまで
及ぶように形成されていることであり、このようにする
と、蓄積電極表面の起伏は更に多くなり、第一実施例に
比較し、表面積は増加させることが可能である。
形成した蓄積電極コンタクト窓8Aに比較すると大型であ
って、トランスファ・ゲート・トランジスタの上にまで
及ぶように形成されていることであり、このようにする
と、蓄積電極表面の起伏は更に多くなり、第一実施例に
比較し、表面積は増加させることが可能である。
（２） 窓8Bを形成した際に用いたマスクを除去してか
ら、改めてマスクを形成し、層間絶縁膜７の選択的エッ
チングを行い、窓7Aを形成してドレイン領域61Aに於け
る表面の一部を露出させる。
ら、改めてマスクを形成し、層間絶縁膜７の選択的エッ
チングを行い、窓7Aを形成してドレイン領域61Aに於け
る表面の一部を露出させる。
この場合も、第一実施例について説明したように、窓7A
のＹ方向に於ける実質的なエッジはフィールド絶縁膜２
のエッジで画定されるようにする。
のＹ方向に於ける実質的なエッジはフィールド絶縁膜２
のエッジで画定されるようにする。
第15図参照 （３） CVD法を適用することに依り、厚さ例えば0.1
〔μｍ〕の多結晶シリコン膜15を成長させ、そして、PO
Cl3をソース・ガスとし、温度800〔℃〕にて、ｎ型不純
物、即ち、Ｐの導入を行って導電性化する。
〔μｍ〕の多結晶シリコン膜15を成長させ、そして、PO
Cl3をソース・ガスとし、温度800〔℃〕にて、ｎ型不純
物、即ち、Ｐの導入を行って導電性化する。
この多結晶シリコン膜15は、第一実施例について説明し
たように、メモリ・キャパシタに於ける蓄積電極を構成
する為の第二層目導電膜となるべきものであり、その一
部がドレイン領域61Aにコンタクトし、且つ、第一層目
の導電膜である多結晶シリコン膜８ともコンタクトして
いる。
たように、メモリ・キャパシタに於ける蓄積電極を構成
する為の第二層目導電膜となるべきものであり、その一
部がドレイン領域61Aにコンタクトし、且つ、第一層目
の導電膜である多結晶シリコン膜８ともコンタクトして
いる。
第16図参照 （６） 通常のフォト・リソグラフィ技術を適用するこ
とに依り、多結晶シリコン膜15及び多結晶シリコン膜８
のパターニングを行い、蓄積電極を構成する第一の導電
膜81A,81Bなど、そして、同じく第二の導電膜151A,151B
などを形成する。
とに依り、多結晶シリコン膜15及び多結晶シリコン膜８
のパターニングを行い、蓄積電極を構成する第一の導電
膜81A,81Bなど、そして、同じく第二の導電膜151A,151B
などを形成する。
第17図参照 （７） 熱酸化法を適用することに依り、湿性雰囲気中
にて第二の導電膜151Aなどの表面に二酸化シリコン膜を
形成してメモリ・キャパシタの誘電体膜91A,91Bなどと
する。
にて第二の導電膜151Aなどの表面に二酸化シリコン膜を
形成してメモリ・キャパシタの誘電体膜91A,91Bなどと
する。
（８） この後、セル・プレートと呼ばれる対向電極を
同じく多結晶シリコンで形成してメモリ・キャパシタを
完成する。
同じく多結晶シリコンで形成してメモリ・キャパシタを
完成する。
前記説明した第二実施例に依ると、蓄積電極の表面積は
第一実施例に依るメモリ・キャパシタに比較して約30
〔％〕程度も増加する。
第一実施例に依るメモリ・キャパシタに比較して約30
〔％〕程度も増加する。
本発明に依る半導体記憶装置及びその製造方法に依れ
ば、半導体基板表面の絶縁膜にメモリ・キャパシタの蓄
積電極がコンタクトする為の窓を形成し、その周囲に該
蓄積電極の一部をなす第一の導電膜を形成し、その第一
の導電膜に積層され且つ前記窓を介して前記半導体基板
表面とコンタクトする前記蓄積電極の一部をなす第２の
導電膜を形成するようにしている。
ば、半導体基板表面の絶縁膜にメモリ・キャパシタの蓄
積電極がコンタクトする為の窓を形成し、その周囲に該
蓄積電極の一部をなす第一の導電膜を形成し、その第一
の導電膜に積層され且つ前記窓を介して前記半導体基板
表面とコンタクトする前記蓄積電極の一部をなす第２の
導電膜を形成するようにしている。
前記手段を採ることに依り、従来に比較してメモリ・キ
ャパシタの平面的な面積が縮小された場合であっても、
全体として面積は変わりないか、寧ろ増大させることが
可能となり、スタックト・メモリ・キャパシタの利点、
即ち、蓄積電極がコンタクトする拡散領域の面積が小さ
いことに依る利点は更に向上させることができ、そし
て、そのようなメモリ・キャパシタを構成するのに必要
な技術は、メモリ・キャパシタに於ける蓄積電極の形状
を改変するのみであり、従来から多用されているもので
充分に対処することができ、その実施は極めて容易であ
る。
ャパシタの平面的な面積が縮小された場合であっても、
全体として面積は変わりないか、寧ろ増大させることが
可能となり、スタックト・メモリ・キャパシタの利点、
即ち、蓄積電極がコンタクトする拡散領域の面積が小さ
いことに依る利点は更に向上させることができ、そし
て、そのようなメモリ・キャパシタを構成するのに必要
な技術は、メモリ・キャパシタに於ける蓄積電極の形状
を改変するのみであり、従来から多用されているもので
充分に対処することができ、その実施は極めて容易であ
る。
第１図乃至第13図は本発明一実施例を説明する為の工程
要所に於ける半導体記憶装置の図であり、第１図は要部
平面図、第２図乃至第７図は第１図に見られる線Ｘ−Ｘ
に沿う方向に要部切断側面図、第８図乃至第13図は第１
図に見られる線Ｙ−Ｙに沿う方向の要部切断側面図、第
14図乃至第17図は本発明の他の実施例を説明する為の工
程要所に於ける半導体記憶装置の図であって第１図に見
られる線Ｘ−Ｘに沿う方向の要部切断側面図、18図はDR
AMの構造を説明する為の要部切断側面図をそれぞれ示し
ている。 図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコンからなるフィールド絶縁膜、３は二酸化シリコ
ンからなるゲート絶縁膜、41,42,43は多結晶シリコンか
らなるゲート電極、51Aはn+型ソース領域、61A,61Bはn+
型ドレイン領域、７は二酸化シリコンからなる層間絶縁
膜、８は多結晶シリコン膜、81A,81Bはスタックト・キ
ャパシタに於ける蓄積電極の一部を成す第一の導電膜、
91A,91Bは二酸化シリコンからなるスタックト・キャパ
シタに於ける誘電体膜、101は多結晶シリコンからなる
セル・プレートと呼ばれるスタックト・キャパシタに於
ける対向電極、11は二酸化シリコンからなる層間絶縁
膜、121高融点金属シリサイドからなるビット線、13は
燐珪酸ガラスからなる層間絶縁膜、14はゲート電極と共
にワード線の一部をなす電極・配線、15は多結晶シリコ
ン膜、151A,151Bはスタックト・キャパシタに於ける蓄
積電極の一部を成す第二の導電膜をそれぞれ示してい
る。
要所に於ける半導体記憶装置の図であり、第１図は要部
平面図、第２図乃至第７図は第１図に見られる線Ｘ−Ｘ
に沿う方向に要部切断側面図、第８図乃至第13図は第１
図に見られる線Ｙ−Ｙに沿う方向の要部切断側面図、第
14図乃至第17図は本発明の他の実施例を説明する為の工
程要所に於ける半導体記憶装置の図であって第１図に見
られる線Ｘ−Ｘに沿う方向の要部切断側面図、18図はDR
AMの構造を説明する為の要部切断側面図をそれぞれ示し
ている。 図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコンからなるフィールド絶縁膜、３は二酸化シリコ
ンからなるゲート絶縁膜、41,42,43は多結晶シリコンか
らなるゲート電極、51Aはn+型ソース領域、61A,61Bはn+
型ドレイン領域、７は二酸化シリコンからなる層間絶縁
膜、８は多結晶シリコン膜、81A,81Bはスタックト・キ
ャパシタに於ける蓄積電極の一部を成す第一の導電膜、
91A,91Bは二酸化シリコンからなるスタックト・キャパ
シタに於ける誘電体膜、101は多結晶シリコンからなる
セル・プレートと呼ばれるスタックト・キャパシタに於
ける対向電極、11は二酸化シリコンからなる層間絶縁
膜、121高融点金属シリサイドからなるビット線、13は
燐珪酸ガラスからなる層間絶縁膜、14はゲート電極と共
にワード線の一部をなす電極・配線、15は多結晶シリコ
ン膜、151A,151Bはスタックト・キャパシタに於ける蓄
積電極の一部を成す第二の導電膜をそれぞれ示してい
る。
Claims (2)
- 【請求項１】半導体基板上の絶縁膜に形成されメモリ・
キャパシタに於ける蓄積電極がコンタクトする窓と、 該窓の周囲を囲むように形成され前記蓄積電極の一部を
なす第一の導電膜と、 該第一の導電膜の少なくとも内側周にコンタクトすると
共に前記窓にコンタクトし前記蓄積電極の一部をなす第
二の導電膜と を備えてなることを特徴とする半導体記憶装置。 - 【請求項２】半導体基板を覆う絶縁膜上にメモリ・キャ
パシタに於ける蓄積電極の一部となる第一の導電膜を形
成する工程と、 次いで、該第一の導電膜のパターニング及び前記絶縁膜
のパターニングを行って前記蓄積電極が前記半導体基板
とコンタクトする為の窓を形成する工程と、 次いで、該窓内及び前記第一の導電膜を覆い前記メモリ
・キャパシタに於ける蓄積電極の一部となる第二の導電
膜を形成する工程と、 次いで、該第二の導電膜及び前記第一の導電膜のパター
ニングを行って蓄積電極を形成する工程と が含まれてなることを特徴とする半導体記憶装置の製造
方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288510A JPH0666437B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置及びその製造方法 |
| US07/269,690 US4910566A (en) | 1987-11-17 | 1988-11-10 | Layer structure of a memory cell for a dynamic random access memory device and method for producing the same |
| DE88310650T DE3888632D1 (de) | 1987-11-17 | 1988-11-11 | Schichtstruktur für eine Speicherzelle für eine dynamische Speicheranordnung mit wahlfreiem Zugriff und Herstellungsverfahren dafür. |
| EP88310650A EP0317199B1 (en) | 1987-11-17 | 1988-11-11 | Layer structure of a memory cell for a dynamic random access memory device and method for producing the same |
| KR1019880015153A KR910009788B1 (ko) | 1987-11-17 | 1988-11-17 | 다이나믹 랜덤 억세스 메모리 장치용 메모리셀의 층구조 및 그의 제조방법 |
| US07/377,002 US4977102A (en) | 1987-11-17 | 1989-07-07 | Method of producing layer structure of a memory cell for a dynamic random access memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288510A JPH0666437B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130556A JPH01130556A (ja) | 1989-05-23 |
| JPH0666437B2 true JPH0666437B2 (ja) | 1994-08-24 |
Family
ID=17731162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62288510A Expired - Fee Related JPH0666437B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US4910566A (ja) |
| EP (1) | EP0317199B1 (ja) |
| JP (1) | JPH0666437B2 (ja) |
| KR (1) | KR910009788B1 (ja) |
| DE (1) | DE3888632D1 (ja) |
Families Citing this family (62)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650647A (en) * | 1987-06-17 | 1997-07-22 | Fujitsu Limited | Dynamic random access memory device and method of producing same |
| DE3856143T2 (de) * | 1987-06-17 | 1998-10-29 | Fujitsu Ltd | Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff |
| US5734188A (en) * | 1987-09-19 | 1998-03-31 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| US5264712A (en) * | 1989-03-20 | 1993-11-23 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| JP2588732B2 (ja) * | 1987-11-14 | 1997-03-12 | 富士通株式会社 | 半導体記憶装置 |
| US5374576A (en) * | 1988-12-21 | 1994-12-20 | Hitachi, Ltd. | Method of fabricating stacked capacitor cell memory devices |
| US5140389A (en) * | 1988-01-08 | 1992-08-18 | Hitachi, Ltd. | Semiconductor memory device having stacked capacitor cells |
| US20010008288A1 (en) * | 1988-01-08 | 2001-07-19 | Hitachi, Ltd. | Semiconductor integrated circuit device having memory cells |
| JPH01290255A (ja) * | 1988-05-18 | 1989-11-22 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| KR900019227A (ko) * | 1988-05-18 | 1990-12-24 | 아오이 죠이치 | 적층형 캐피시터를 갖춘 반도체기억장치 및 그 제조방법 |
| KR910010167B1 (ko) * | 1988-06-07 | 1991-12-17 | 삼성전자 주식회사 | 스택 캐패시터 dram셀 및 그의 제조방법 |
| DE3943617C2 (de) * | 1988-06-10 | 1996-03-14 | Mitsubishi Electric Corp | DRAM und Herstellungsverfahren dafür |
| JP2838412B2 (ja) * | 1988-06-10 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置のキャパシタおよびその製造方法 |
| US5180683A (en) * | 1988-06-10 | 1993-01-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing stacked capacitor type semiconductor memory device |
| DE3918924C2 (de) * | 1988-06-10 | 1996-03-21 | Mitsubishi Electric Corp | Herstellungsverfahren für eine Halbleiterspeichereinrichtung |
| US5091761A (en) * | 1988-08-22 | 1992-02-25 | Hitachi, Ltd. | Semiconductor device having an arrangement of IGFETs and capacitors stacked thereover |
| US5917211A (en) * | 1988-09-19 | 1999-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| JP2731197B2 (ja) * | 1988-11-28 | 1998-03-25 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US5227649A (en) * | 1989-02-27 | 1993-07-13 | Texas Instruments Incorporated | Circuit layout and method for VLSI circuits having local interconnects |
| JP2859288B2 (ja) * | 1989-03-20 | 1999-02-17 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| US5162249A (en) * | 1989-04-03 | 1992-11-10 | Hyundai Electronics Industries Co., Ltd. | Method of making semiconductor memory device having a double stacked capacitor |
| US5059548A (en) * | 1989-04-03 | 1991-10-22 | Hyundai Electronics Industries Co., Ltd. | Method of making a semiconductor memory device having a double stacked capacitor |
| US5175121A (en) * | 1989-05-10 | 1992-12-29 | Samsung Electronics Co., Ltd. | Method for manufacturing a stacked capacitor DRAM semiconductor device |
| KR940005729B1 (ko) * | 1989-06-13 | 1994-06-23 | 삼성전자 주식회사 | 디램셀의 제조방법 및 구조 |
| US5314835A (en) * | 1989-06-20 | 1994-05-24 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP2724209B2 (ja) * | 1989-06-20 | 1998-03-09 | シャープ株式会社 | 半導体メモリ素子の製造方法 |
| JP2503661B2 (ja) * | 1989-06-28 | 1996-06-05 | 日本電気株式会社 | 半導体メモリ素子およびその製造方法 |
| KR910013554A (ko) * | 1989-12-08 | 1991-08-08 | 김광호 | 반도체 장치 및 그 제조방법 |
| KR950000500B1 (ko) * | 1989-08-31 | 1995-01-24 | 금성일렉트론 주식회사 | 디램셀 커패시터 제조방법 및 구조 |
| KR920010204B1 (ko) * | 1989-12-02 | 1992-11-21 | 삼성전자 주식회사 | 초고집적 디램셀 및 그 제조방법 |
| KR930000581B1 (ko) * | 1990-04-04 | 1993-01-25 | 금성일렉트론 주식회사 | 자기 정렬된 캐패시터 콘택을 갖는 셀 제조방법 및 구조 |
| JP2524863B2 (ja) * | 1990-05-02 | 1996-08-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5240872A (en) * | 1990-05-02 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device having interconnection layer contacting source/drain regions |
| US5114873A (en) * | 1990-05-21 | 1992-05-19 | Samsung Electronics Co., Ltd. | Method for manufacturing a stacked capacitor DRAM cell |
| FR2663786A1 (fr) * | 1990-06-21 | 1991-12-27 | Samsung Electronics Co Ltd | Procede de fabrication de condensateurs dans une cellule dram. |
| DE4122038C2 (de) * | 1990-07-03 | 1994-08-25 | Mitsubishi Electric Corp | Herstellungsverfahren für einen DRAM |
| EP0469555B1 (en) * | 1990-07-31 | 1996-04-17 | Nec Corporation | Charge storage capacitor electrode and method of manufacturing the same |
| JPH04109668A (ja) * | 1990-08-29 | 1992-04-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| US5266513A (en) * | 1990-10-24 | 1993-11-30 | Micron Technology, Inc. | Method of making stacked W-cell capacitor |
| US5196364A (en) * | 1990-10-24 | 1993-03-23 | Micron Technology, Inc. | Method of making a stacked capacitor dram cell |
| JP3344485B2 (ja) * | 1990-11-09 | 2002-11-11 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3079637B2 (ja) * | 1991-04-30 | 2000-08-21 | ソニー株式会社 | 半導体メモリの製造方法 |
| JP2802455B2 (ja) * | 1991-05-10 | 1998-09-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5223448A (en) * | 1991-07-18 | 1993-06-29 | Industrial Technology Research Institute | Method for producing a layered capacitor structure for a dynamic random access memory device |
| JP3055242B2 (ja) * | 1991-09-19 | 2000-06-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5149668A (en) * | 1991-11-19 | 1992-09-22 | Micron Technology, Inc. | Method of preventing storage node to storage node shorts in fabrication of memory integrated circuitry having stacked capacitors and stacked capacitor memory integrated circuits |
| US5134085A (en) * | 1991-11-21 | 1992-07-28 | Micron Technology, Inc. | Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories |
| US5126916A (en) * | 1991-12-20 | 1992-06-30 | Industrial Technology Research Institute | Stacked capacitor dram cell and method of fabricating |
| US5192702A (en) * | 1991-12-23 | 1993-03-09 | Industrial Technology Research Institute | Self-aligned cylindrical stacked capacitor DRAM cell |
| JPH0677428A (ja) * | 1992-08-25 | 1994-03-18 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US5330928A (en) * | 1992-09-28 | 1994-07-19 | Industrial Technology Research Institute | Method for fabricating stacked capacitors with increased capacitance in a DRAM cell |
| US5374577A (en) * | 1992-12-21 | 1994-12-20 | Industrial Technology Research Institute | Polysilicon undercut process for stack DRAM |
| KR960011652B1 (ko) * | 1993-04-14 | 1996-08-24 | 현대전자산업 주식회사 | 스택캐패시터 및 그 제조방법 |
| US5468669A (en) * | 1993-10-29 | 1995-11-21 | At&T Corp. | Integrated circuit fabrication |
| US5380675A (en) * | 1994-03-21 | 1995-01-10 | United Microelectronics Corporation | Method for making closely spaced stacked capacitors on DRAM chips |
| JPH08236683A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | リードフレーム |
| KR0144902B1 (ko) * | 1995-04-17 | 1998-07-01 | 김광호 | 불휘발성 메모리장치 및 그 제조방법 |
| TW377464B (en) * | 1996-04-15 | 1999-12-21 | Promos Technologies Inc | Method of increasing the surface area of capacitor construct |
| US5821573A (en) * | 1996-10-17 | 1998-10-13 | Mitsubishi Semiconductor America, Inc. | Field effect transistor having an arched gate and manufacturing method thereof |
| US6104055A (en) * | 1997-03-27 | 2000-08-15 | Nec Corporation | Semiconductor device with memory cell having a storage capacitor with a plurality of concentric storage electrodes formed in an insulating layer and fabrication method thereof |
| US6204115B1 (en) * | 1999-06-03 | 2001-03-20 | Stanford University | Manufacture of high-density pillar memory cell arrangement |
| US6429123B1 (en) * | 2000-10-04 | 2002-08-06 | Vanguard International Semiconductor Corporation | Method of manufacturing buried metal lines having ultra fine features |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5623771A (en) * | 1979-08-01 | 1981-03-06 | Hitachi Ltd | Semiconductor memory |
| US4649406A (en) * | 1982-12-20 | 1987-03-10 | Fujitsu Limited | Semiconductor memory device having stacked capacitor-type memory cells |
| JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
| JPH0736437B2 (ja) * | 1985-11-29 | 1995-04-19 | 株式会社日立製作所 | 半導体メモリの製造方法 |
| US4812885A (en) * | 1987-08-04 | 1989-03-14 | Texas Instruments Incorporated | Capacitive coupling |
| KR900019227A (ko) * | 1988-05-18 | 1990-12-24 | 아오이 죠이치 | 적층형 캐피시터를 갖춘 반도체기억장치 및 그 제조방법 |
| KR910010167B1 (ko) * | 1988-06-07 | 1991-12-17 | 삼성전자 주식회사 | 스택 캐패시터 dram셀 및 그의 제조방법 |
-
1987
- 1987-11-17 JP JP62288510A patent/JPH0666437B2/ja not_active Expired - Fee Related
-
1988
- 1988-11-10 US US07/269,690 patent/US4910566A/en not_active Expired - Lifetime
- 1988-11-11 DE DE88310650T patent/DE3888632D1/de not_active Expired - Lifetime
- 1988-11-11 EP EP88310650A patent/EP0317199B1/en not_active Expired - Lifetime
- 1988-11-17 KR KR1019880015153A patent/KR910009788B1/ko not_active Expired
-
1989
- 1989-07-07 US US07/377,002 patent/US4977102A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0317199B1 (en) | 1994-03-23 |
| US4910566A (en) | 1990-03-20 |
| JPH01130556A (ja) | 1989-05-23 |
| KR890008987A (ko) | 1989-07-13 |
| EP0317199A2 (en) | 1989-05-24 |
| KR910009788B1 (ko) | 1991-11-30 |
| EP0317199A3 (en) | 1990-09-05 |
| DE3888632D1 (de) | 1994-04-28 |
| US4977102A (en) | 1990-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0666437B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US5459344A (en) | Stacked capacitor type semiconductor memory device and manufacturing method thereof | |
| JP2875588B2 (ja) | 半導体装置の製造方法 | |
| JPS61183952A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0618257B2 (ja) | 半導体記憶装置の製造方法 | |
| US5025294A (en) | Metal insulator semiconductor type dynamic random access memory device | |
| JPH0294471A (ja) | 半導体記憶装置およびその製造方法 | |
| KR930010823B1 (ko) | 반도체 기억장치 | |
| JP2818964B2 (ja) | 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法 | |
| JPH04256358A (ja) | 半導体装置およびその製造方法 | |
| JPH07283328A (ja) | 半導体ｄｒａｍセルのキャパシタ製造方法及び半導体ｄｒａｍセル | |
| JPS6156445A (ja) | 半導体装置 | |
| JP2745460B2 (ja) | 半導体デバイスの製造方法 | |
| US5180683A (en) | Method of manufacturing stacked capacitor type semiconductor memory device | |
| JP3200974B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH04264767A (ja) | 半導体装置及びその製造方法 | |
| JPH0321062A (ja) | 半導体記憶装置 | |
| JP2503661B2 (ja) | 半導体メモリ素子およびその製造方法 | |
| JP2772375B2 (ja) | 半導体記憶装置 | |
| JPH01270344A (ja) | 半導体装置の製造方法 | |
| JP2627515B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH01147857A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0496270A (ja) | 半導体装置の製造方法 | |
| JP2671466B2 (ja) | 半導体装置及びその製造方法 | |
| JPH073860B2 (ja) | 半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |