JPH0797874B2 - マルチプロセッサ計算機 - Google Patents

マルチプロセッサ計算機

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JPH0797874B2
JPH0797874B2 JP59199700A JP19970084A JPH0797874B2 JP H0797874 B2 JPH0797874 B2 JP H0797874B2 JP 59199700 A JP59199700 A JP 59199700A JP 19970084 A JP19970084 A JP 19970084A JP H0797874 B2 JPH0797874 B2 JP H0797874B2
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ルードルフ・ビツインガー
ヴアルター・エングル
ジークフリート・フムル
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ジーメンス アクチェンゲゼルシャフト
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、バス系が設けられており、該バス系の１つま
たは複数のバスにおいて時分割多重原理に従って時間フ
レームのタイムスロットないし時分割チャネルが割当て
られており、前記バス系には、個有のローカルメモリを
有するプロセッサおよび個有のローカルメモリを有しな
いプロセッサまたはいずれか一方のタイプのプロセッサ
が接続されており、かつ前記バス系に接続されている主
メモリを備え、該主メモリは、それぞれ１つの個有のメ
モリ制御部を備えた複数のメモリバンクを有しており、
前記メモリ制御部は各自のメモリバンクを、その他のメ
モリバンクのメモリ制御部とは無関係に制御し、かつ前
記主メモリに前記プロセッサが前記バス系を介して交替
してアクセスしかつ前記主メモリを介して必要に応じて
前記プロセッサは相互に交信することができる、マルチ
プロセッサ計算機に関する。
従来の技術 冒頭に述べた形式の計算機、つまり特許請求の範囲第１
項の上位概念に記載の計算機、即ち比較的多数のプロセ
ツサ（それらが個有のローカルメモリを有していないと
き）ないし計算機（それらが個有のローカルメモリを有
しているとき）からすべてのプロセツサないし計算機に
共通するバス系を用いて形成される計算機はそれ自体長
年来研究され、種々様々に開発されかついづれにせよ部
分的に、少なくとも試験的に実現されている。これらは
殊に、例えば加入者の発呼および呼出し番号選択の監
視、通話路の探索、通話路の通し接続、信号音、課金、
アナウンス、種々の形式のサービスのような非常に多数
の交換機能を同時または殆んど同時に実施すべきことが
多い、特別多きな電話交換局に対する中央制御ユニツト
として使用することができる。この種の計算機は、高い
処理容量を有しなければならない。高い処理容量も、ハ
ードウエアコストの節約もそれ自体この形式のマルチプ
ロセツサ計算機の周知の課題である。
種々異なつたプロセツサないし計算機に対してアービタ
を用いてそこに接続されている主メモリに選択的にアク
セスを可能とするバス系は、それ自体種々異なつた変形
において公知である。それには、例えばドイツ連邦共和
国特許公開第3328405号公報に記載されているような２
重に構成されたバスおよび高い利用度を有する非常に便
利な、多面的な、著しく安全なバス系もある。
発明が解決しようとする課題 本発明の課題は、同時に種々異なつたタスクと係わりか
つ相応に同時に種々異なつた処理を行なう一殊におのお
ののプロセツサは休止期間を挿入しない限り、別の瞬時
的に処理を行なう一プロセツサを有する冒頭に述べた形
式のマルチプロセツサ計算機を、一方においてハードウ
エアコストが僅かですみ、他方においてプロセツサの、
主メモリのアクセスに要する時間が出来るだけ僅かです
み、従つて複数のプロセツサが唯一のバス系を介して相
互干渉なしに主メモリにアクセスすることができる殆ん
ど同時のアクセスが可能となるように、改良することで
ある。
問題点を解決するための手段 この課題は本発明によれば特許請求の範囲第１項の要旨
に記載の構成要件によつて解決される。
特許請求の範囲の実施態様項に記載の構成によれば次の
ように付加的な利点を得ることができる。
特許請求の範囲第２項によれば、マルチプロセツサ計算
機の構成および動作態様を特に簡単にすることができ
る。
特許請求の範囲第３項によれば、バス系におけるアドレ
スおよび情報の流れが特に強く集中化され、従つてマル
チプロセツサ計算機の処理容量を特に高めることができ
るようになる。
実施例 次に本発明を図示の実施例につき図面を用いて詳細に説
明する。
図には、12のプロセツサCP、並びに複数のプロセツサIO
Cがバス系B:CMYを介して主メモリCMYと協働する中央制
御ユニツトが図示されている。安全性の理由からバス系
は２重に構成されている（例えばB:CMY0およびB:CMY
1）。場合によつてはプロセツサCP/IOCも２重に構成す
ることができる。おのおののプロセツサは、固有の、大
低の場合同じく２重に構成されているプロセツサユニツ
トPUの他に有利にはそれぞれプロセツサ独自のローカル
メモリLMYを有している。プロセツサIOCは例えばバスB:
IOCに接続された８つの特別な出力側０ないし７を有す
る。これらのバスを介してプロセツサIOCは、電話交換
系のIOユニツトIOPおよび周辺ユニツト、例えば線路群
制御部、スイツチ回路網、機器等と交信することができ
る。
有利には実質的に相互に同じに構成されているプロセッ
サCPは、少なくとも沢山の接続要求があるとき同時に次
のような機能を実施する：遠隔通信接続の交換過程、接
続維持および接続解除に関連している交換技術上の機
能、交換装置の障害の検出、障害位置評定および障害の
除去に関連している安全技術上の機能、所謂Ｏ＆Ｍプロ
セス（オペレーション＆メンテナンス）に関連している
作動技術上の機能、即ち連続運転のために必要な機能ま
たは機能を維持するために必要である機能。
図示の例において、バス系B:CMYに接続されている主メ
モリCMYは４つの異なつた、その上それ自体それぞれ安
全上２重に構成されているメモリバンクMBO・・・MB3か
ら構成されている。原則的にすべてのプロセツサCP/IOC
は、−例えばアドレスの制限によつて−アクセスの権利
が制限されていない限り、バス系B:CMYを介して主メモ
リCMYのすべてのデータないしメモリバンクMBのすべて
のデータにアクセスすることができる。
図は更に、例えば通話路探索、加入者間または接続線路
間の接続路の形成、シグナリング等の範囲において、交
換回路網の線路に間接的または直接作用する、電話交換
系の周辺ユニツトMBGを示す。これら周辺ユニツトMBGは
ここでは、線路の交差が示すように２重に構成されてい
る。これらは図示の実施例において固有のIOユニツトを
有する（例えばIOP:MBが図示されている）。更にこのよ
うなIOユニツトは、ローカルバスB:IOCに接続されてい
る（IOP参照）。バスの方はそれぞれ別のこの種の周辺
ユニツトに接続されているが、わかり易くするためにそ
れはもう図示されていない。
これらIOユニツトIOP:MB・・・IOPないしそのローカル
バスB:IOCは、IOプロセツサIOC（IOCO,IOC1参照）を介
してバス系B:CMYに接続されている。図では・・・によ
つて、殊に非常に大きな交換系において、この種のIOプ
ロセツサIOCを更に一層沢山設けることができることが
示唆されている。
交換回路網の線路に間接的にまたは直接、例えば通話路
探索、加入者間または接続線路間の接続路の形成、シグ
ナリング等の範囲において作用する周辺ユニツト（MB
G）は種々のプロセッサCPに、必要に応じて接続可能で
ありおよび／または主メモリCMYないしそのメモリバン
クMBの部分とも接続可能である。このような接続によっ
て、周辺ユニツトMBGからの通報および／または質問、
およびこの種の周辺ユニツトMBGへの通報および／また
は質問を実施することができる。その際周辺ユニツトMB
Gの交換技術的な通報および／または質問は有利には、
それらに接続されているIOユニツトIOPを介して自動的
に呼び毎に次のようにして分配される。即ちその都度当
該のIOユニツトIOPは、周辺ユニツトMBGから呼びを受け
たとき、発呼周辺ユニツトMBGにプロセツサCPの１つな
いし主メモリCMYないしMBの一部を割当てるかないしバ
ス系B:CMYを介して割当てる。このような所定の呼びに
関連して行われた、特定プロセッサおよび／または主メ
モリの特定の部分の、質問する周辺ユニットMBGへの割
当てがこの呼びに関連して生じる後からの要求（通報、
質問）に対しても維持されかつこのために別のプロセッ
サまたは主メモリの別の特定の部分が割当てられること
がないようにするための次の措置がとられる。即ち特定
のプロセッサおよび／または主メモリの特定の部分の、
例えば２つの周辺ユニットMBGへの割当て（１つの接続
は例えば２つのMBGを占有する）を、主メモリCMYのメモ
リバンクMB内に設けることもできるデータフィールドに
記憶する。このようにして上述の呼びによってトリガさ
れた当該交換技術上の機能および／または“加入者は受
話器を取上げている”ということを表わす加入者線路表
示の結果の記録保持を続けることができる。このよう
な、呼び毎の自動的な割当てによりすべてのプロセツサ
CPは交換機能についてほぼ均一に負荷することができる
ようになり、少なくともこの割当てはそれから当該のプ
ロセツサCPの瞬時的な負荷に相応してその都度、呼びに
続く通報および／または質問を実際にその都度迅速に、
まだ申し分ない空き容量を有するプロセツサの１つによ
つて処理できるように、制御することができる。
この際呼びによつて開始せられる交換機能を実施するた
めのプロセツサの選択ないし分配は循環的に行なうこと
ができるが、１つのプロセツサCPの過負荷の際循環的な
選択方法においてこのプロセツサを飛越すことができ
る。このような、当該のプロセツサに対するタスクない
し呼びの循環的な分配によつて、プロセツサが殆んど完
全に均一に負荷を有するようにすることができる。通例
すべてのプロセツサは迅速に少なくとも１つの所定の部
分負荷を有することになる。プロセッサにおける障害な
いし匹敵するすべての状況において生じるわけではない
が時々生じるので、引続く作動の経過において当該プロ
セッサが匹敵する状況においてこの種の障害を起こすこ
とを考慮しなければならないプロセッサの障害特性も常
時迅速に検出可能であり、これにより有利にはプロセッ
サCPの１つによって実施される作動機能を用いて当該の
障害のあるプロセッサは一時的に停止されかつ循環的な
分配においてその都度飛越すことができる。また後者の
ような障害特性を有するプロセッサは予防的に早めに停
止される。いずれにせよ例えば補助回路および記憶内容
の救助を用いた、場合によっては部分的な、中央制御ユ
ニットの自己修復を実施することができる。
このようなマルチプロセツサ中央制御ユニツトであるこ
の種のマルチプロセツサ計算機においては、統計的に任
意に分配される任意の数のプロセツサCP/IOCは通例同時
に主メモリないし大低はこのメモリの種々の部分MBへの
アクセスを要求する。その際その都度これらの種々のプ
ロセツサ、例えばCP1,CPx,IOCO,・・・に交互にバス系
B:CMYが割当てられ、その際アービトレイシヨン（裁定:
Arbitrierung）がそれ自体公知の方法でアクセスの順序
を決定することができ、その結果当該のプロセツサCP/I
OCは、バス系B:CMYに接続されている主メモリCMY/MBに
順次ないし交互に、アービトレーシヨンないしバス系B:
CMYの割当てに相応してアクセスし−その際必要に応じ
て当該のプロセツサCP/IOCは主メモリCMY/MBを介して相
互に間接的に交信することもできる。
一般にこれら当該のプロセツサはおのおの間接的にその
都度主メモリCMYにおける別の領域と交信する。これら
プロセツサの待ち時間を低減するために、主メモリCMY
は複数の、図示の例では４つの、それぞれ独自のメモリ
制御部を有するメモリバンクMBを含んでいる。これら独
自のメモリ制御部はその都度、他のメモリバンクMBのメ
モリ制御部に無関係に自分のメモリバンクMBを制御す
る。このようにしてこれらメモリバンクは同時に作動す
ることができる。
更にバス系B:CMYにおいて時分割多重原理に従つてタイ
ムスロツトないし時分割チヤネルを有する時間フレーム
が設けられており、その際それぞれのメモリ制御部に、
当該プロセッサとメモリ制御部ないしメモリ制御部が属
しているメモリバンクとの交信が常に同一の時分割チャ
ネルないし同一の時分割チャネル群を介して処理される
ように、その都度時分割チヤネルの１つまたは複数個が
固定的に割当てられており、かつ種々異なつたメモリバ
ンクMBに殆んど同時にアクセスするために交信を要求す
る当該のプロセツサCP,IOCにそれぞれタイムスロツトな
いし時分割チヤネルが割当て可能である。それにより割
当てられるタイムスロツトの接続時間はその都度メモリ
サイクルタイムを著しく短かくすることができる。この
実施例においては唯一のバス系B:CMYしか設けられてお
らず、従つて情報の流れはほぼ同時に、即ち極めて密で
あり、このために、メモリバンクMB当り独自のバス系が
設けられている場合に比べてバス系に対するハードウエ
アコストは低減されることになる。
時間フレーム当り時分割多重原理に従つてその都度割当
て可能なタイムスロツトの数に相応して、これらプロセ
ツサがすべて主メモリCMYないしそのメモリバンクMBへ
アクセスできるとは限らないが、本発明においては少な
くとも多数のプロセツサCP/IOCがほぼ同時にアクセスす
ることができる。原理的に時間フレーム当り複数のタイ
ムスロツトをそれぞれのメモリバンクMBおよび／または
それぞれの交信中のプロセツサCP/IOCに対応ないし割当
てることができる。従ってバス系B:CMYのこのような時
分割多重作動方法によれば、主メモリCMYと第１の任意
のプロセツサCP/IOCとの間の交信に対して、別の第２の
任意のプロセツサCPx/IOCxがメモリCMYのデータにアク
セスできるないしそこにデータを置くことができるまで
にその都度あまり長い時間待つ必要がない。従つてこの
時分割多重作動方法は同時に並列動作する、それぞれ種
々のタスクに係わる多数のプロセツサCP/IOCを考慮した
場合、共通のメモリCMYへのアクセス時間の短縮のため
に非常に有利である。
プロセッサと共働するメモリ制御部は独立して動作する
ので、メモリ制御部はプロセッサおよびメモリ間の本来
の交信のために必要である時間間隔に比して相対的に緩
慢に動作しても問題でない。即ちプロセツサは、それが
メモリに供給すべき情報を送出しかつ確認応答を受け取
るや否や再び、当該プロセッサから送出された情報に関
連する書込みサイクルがまだ完了していなくても別のタ
スクをすることができる。これによりマルチプロセッサ
計算機の特に高い容量ないし処理速度が可能となる。
更にメモリバンクに対する読出しサイクルは、本発明の
実施例において、読出されたデータのプロセッサへの伝
送が次の読出しアクセスに対するアドレスの伝送と同時
に行なうことができるようにフレーム化して生じるよう
にすることができる。この点については後でより詳しく
説明する。これにより容量ないし処理速度が著しく高め
られる。
このマルチプロセツサ計算機、例えばプロセツサCP、メ
モリバンクMBないし主メモリCMY、例えば種々異なつた
数のローカルシステムバスB:IOCを有することができるI
OプロセツサIOP（IOプロセツサIOCOの出力側０…７が図
示されている）の個別機構の構成はそれぞれそれ自体任
意のものとすることができる。それらは、選択されたバ
ス系B:CMYのインターフエイスもしくはこの構成ないし
動作態様に整合しさえすればよい。
プロセツサに個有のローカルメモリLMYにおいてそれぞ
れ、主メモリCMYに対するアクセスを低減する目的で、
シーケンスに対してダイナミツクに重要なコードおよび
ローカルデータを記憶することができる。
周辺ユニツトは同様それ自体任意の機能を有する任意の
構成を有することができる。これらは技術的に単機能の
機器機構であつてもよいし、比較的多数の複合機能を実
施する周辺機構の交換技術的な部分機能を実施するもの
とすることができるものでもよい。高い利用度が必要で
あるにも拘わらず一般に、これら周辺機構を、２重に構
成されていない、即ち単一に存在するIOユニツトIOP:MB
・・・IOPを介して、これら周辺機構（例えばMBG）がそ
れ自体図示のように交差状に接続されているとき、IOプ
ロセツサIOCに接続すれば十分である。これらIOユニツ
トIOBおよび／または所属のIOプロセツサIOCはそれ自
体、障害に基づいた、プロセツサCP/IOCおよび主メモリ
CMY/MBへの制御されないアクセスが生じないようにする
ために、付加的な試験機能を有することができる。
図示の実施例を開発した例の１つにおいてプロセツサCP
に対してそれぞれ、その都度16MByteのアドレス領域を
介して取扱うSAB80286マイクロプロセツサが使用され
た。IOユニツトIOPに対してそれぞれ8086モジユールが
使用された。プロセツサは障害検出を改善するために有
利には２重に構成され、その際その都度対毎にのみ遮断
可能である。当該のプロセツサ対は同期して動作する。
このような同期動作するプロセッサ対の書込みサイクル
において、プロセッサのうち所定の一方のプロセッサか
らのみ情報は供給されるが、読出しサイクルではこれら
プロセッサの両方に読出された情報が供給され処理され
る。
プロセツサ個有のローカルメモリと主メモリとの間の区
別はアドレスによつて行なわれ、即ちプロセッサ個有の
ローカルメモリに対するアドレスは当該プロセッサ対に
対する主メモリCMY/MBに直接到達することができない。
プロセツサ間の交信はバス系B:CMYを介して緊急の設定
によつて行なわれる。安全性の理由から２重に構成され
た、IOプロセツサIOC、所属のローカルバスB:IOCおよび
IOユニツトIOPから成るユニツトは通例発生する負荷を
分散処理する。IOユニツトIOPとプロセツサCPとの間の
データ交換はこの例では主メモリCMYを介して行なわれ
る。
ローカルバスB:IOCも時分割多重作動、即ちサイクルフ
レーム化によって作動された。メモリサイクルの部分内
に存在する休止期間はその都度次のメモリサイクルの部
分のために利用されるので、バスの利用率が高められ
た。バス系B:CMYのバスも安全上の理由から２重に構成
された。図において相応に、象徴的に示されている線か
らもわかるように主メモリCMYないしその部分も同様で
ある。図に付加的に示す、線の交差は、構成部分、例え
ばバス系部分Ｂ・・・CMY1の故障の際常にすべての２重
装置の別の部分に通じる補助経路が利用可能であること
を示している。
平常時においてバス系B:CMYの２つのバスは並列動作し
かつ同じ情報を扱かう。アービトレイシヨンはバス系B:
CMYの能力を高めるために、タイムスロツトをプロセツ
サCP/IOCに割当てる前に実施された。アービタの優先権
はPROMでプラミング可能とすることができる。すべての
メモリバンクMBの出来るだけ均一の負荷は例えばアドレ
スをこれらメモリバンクに、例えば８バイトのインター
リービングパターンにおいて低い桁のアドレスビツトを
介して対応させることによつて行なうことができる。周
辺ユニツトとしてその他に、中央制御ユニツトにおいて
今日までしばしば使用されるOMユニシト（オペレーシヨ
ンおよび保守）が挙げられる。この種の中央制御ユニツ
トは殊にSiemens社の型名SSP112Dであつて例えばテルコ
ム・レポート４（1981年）、付録“デジタルフエアミツ
トルングスシステームEWSD"に説明されている。この印
刷物において殊に種々異なつた周辺ユニツトの機能も詳
しく説明されている。
即ち本発明においては複数の無関係なバス系ではなく唯
一のバス系に複数のプロセツサおよび複数の並列動作す
るデータバンクが設けられているにも拘わらず、種々の
プロセツサの種々のメモリバンクへのほぼ同時のメモリ
アクセスを実施することができる。バス系B:CMYは本発
明の特別簡単な実施例において４つのメモリバンクMBお
よび時間フレーム当り４つのタイムスロツトを有する時
分割多重方式に従つて動作した。このことは、当該の電
話交換系に対する12のプロセツサCPの使用の際目下の所
如何なる場合も申し分なかつた。４つのタイムスロツト
に、４つのメモリバンクMBO・・・MB3ないしそのメモリ
制御部が、それぞれのタイムスロツトが、その都度４つ
のメモリバンクMBないしそのメモリ制御部の１つが固定
的に対応するように対応付けられた。このことは、数千
の加入者を有するこの電話交換系に対しては、次の時、
まず申し分ないものと実証された。即ち従つて循環的に
順次メモリ制御部に対応されるタイムスロツトをアービ
トレイシヨンを用いてその都度順次、当該の唯一のメモ
リバンク、例えばMB3に対して同時にアクセスを要求し
たプロセツサ、例えばCP1,CPx,IOCOに割当てたとき、ま
たタイムスロツトのクロツク周波数を最高で、メモリ制
御部のメモリの構成によつて規定される最高許容メモリ
サイクル周波数よりＴ倍高くしたときである。たゞしＴ
は主メモリCMYのメモリバンクMBの数である。上述した
ように、タイムスロットのタイミング周波数が最高でも
メモリ制御部のメモリサイクル周波数のＴ倍とすると
き、このことは、所定のメモリバンクに割当てられてい
る所定のタイムスロットが、メモリサイクルより大きい
時間間隔において発生することを意味する。このことは
必要である。というのはメモリテクノロジーの理由か
ら、メモリサイクル時間を下回ることができないか乃至
メモリサイクル周波数を上回ることができないからであ
る。この規定は、Ｔが４より小さいか（例えば３）また
は大きい（例えば10）ときにも当嵌る。３個のメモリバ
ンクまたは10個のメモリバンクしか接続されないとき、
時間フレームの接続時間がメモリサイクルの持続時間と
ほぼ同じ大きさであるか、僅かに大きいかであれば、最
も簡単な場合時間フレーム当り３個のタイムスロットま
たは10個のタイムスロットが必要である。最も簡単な場
合タイムスロツトの数ｎは、情報の伝送持続時間tiおよ
びメモリのサイクルタイムtsによりｎ＝ts/tiに従って
決定できる。即ちバス系に8MHzで情報を伝送しかつメモ
リサイクル周波数が2MHzである場合、時間フレーム当り
４つのタイムスロットが生じ、これによりメモリサイク
ルは、種々のメモリにおいて、125nsだけ時間的にずれ
てスタートないし終了可能である。タイムスロツトの持
続時間（125ns）から、ビルドアツプ効果を小さく保持
しようとするとき、バス線路の最大長も、例えば3mと計
算される。しかしバス系ないしメモリアクセスのその都
度の動作態様に依存してその都度、メモリバンクへのア
クセスに対して１つの、別の動作態様においては複数の
B:CMYタイムスロツトを占有しなければならない。時間
フレーム当り複数（Ｘ個）のタイムスロツトが１つのメ
モリバンクに対応されるとき、それに応じてタイムスロ
ツトタイミング周波数はメモリサイクル周波数のＴ倍
（例えばxT倍）より相応に大きくするべきである。
本発明の既述の実施例においてプロセッサおよび主メモ
リを相互に接続するバス系において、プロセッサと主メ
モリ間でアドレスを伝送するためのバス線路と、主メモ
リ乃至主メモリのメモリバンクから読出されたメモリ内
容をプロセッサに伝送するバス線路とが別個に設けられ
ている。アドレスを伝送するためのバス線路とメモリ内
容を伝送するためのバス線路とをこのように空間的に分
離することに基づいて、このような２つの形式の伝送は
同時に行うことができる。即ちメモリバンク場所のアド
レス指定のためにプロセッサからメモリバンク制御部に
アドレスが伝送される期間に同時に、先行するタイムス
ロットにおいて伝送されたアドレスに基づいて読出され
たメモリバンクの内容がそこから要求プロセッサに伝送
される。これにより容量ないし処理速度が一層高められ
る。このことに基づいた実施例によれば、更に、一方に
おけるバス系B:CMYの、主メモリCMY/MBへ通じる多心線
の、殊に２重化されたアドレス伝送バス線路、他方にお
ける主メモリCMY/MBからのバス系B:CMYの多心線の殊に
２重化された、メモリ内容伝送バス線路が相互に無関係
に、次のように制御可能である。即ち−第１タイムスロ
ツトにおいて読出しおよび／または書込み過程に対する
第１アドレスがプロセツサのうち第１プロセツサ、例え
ばCPOが主メモリCMYないしそのメモリバンクMBへ通じる
アドレス伝送バス線路に伝送可能でありかつ−同時に、
即ち第１タイムスロツトにおいて同じメモリバンクMBの
別の第２のその前に伝送されたアドレスに所属する読出
されたメモリ内容が、主メモリCMYないしそのメモリバ
ンクMBから当該の第１または別のプロセツサ、例えばCP
OまたはCPxに通じるメモリ内容伝送バス線路に伝送可能
である。
従つて読出しサイクルは、１つの時間フレームの代わり
に（少なくとも）２つの時間フレームに分配される。
（記録サイクルは別様に経過する。即ち記録サイクル
は、アドレスおよび記録情報がバス線路を介して伝送さ
れる、唯一の時間フレームにおいて１つのタイムスロツ
トしか占有しない）。即ち読出しサイクルにおいてその
都度２つの、有利には唯一の時分割多重時間フレームの
持続時間によつて分けられたタイムスロツトを割当て
る。即ち読出しアドレスの伝送に対して第１タイムスロ
ツトを、メモリバンクMBから読出された情報の戻し伝送
に対して第２タイムスロツトを割当てる。コストを低減
しかつ利用率を高めるために、アドレスおよびデータ線
路ないしそれら相応の線路は相互に無関係に制御可能で
あり、その結果読出された情報の戻し伝送に対して同時
に次の読出しアドレスの伝送を同一のタイムスロツトに
おいて行なうことができる。このサイクル構造は特別有
利である。というのは数多くのマルチプレクサ計算機の
使用において読出しサイクルの方が書込みサイクルより
２倍以上はひんぱんに生じるからである。
コストを低減するために、タイムスロツトの、要求する
プロセツサCP/IOCに対する割当てのアクセスアービトレ
イシヨンもタイムスロツト毎に、しかも高いサイクル利
用率を得るために実施することもでき、その際有利には
先行のタイムスロツトないし短時間前に生じたタイムス
ロツトにおいてである。
発明の効果 従つてプロセツサを独立したバスを介して個別メモリに
接続するアクセス系に比べて本発明において回路コスト
は時間フレーム当りｎ個のタイムスロツトの場合大体1/
nに低減される。
更に本発明によれば、隣接するメモリバンクへのメモリ
アクセスは先行するメモリバンクのメモリサイクルの期
間に既に可能になるという効果が得られる。
【図面の簡単な説明】
図は、複数のプロセツサがバス系を介して主メモリと協
働する中央制御ユニツト、即ち本発明のマルチプロセツ
サ計算機のブロツク図である。 CP,IOP……プロセツサ、B:CMY……バス系、CMY……主記
憶装置、MB……メモリバンク、MBG……周辺ユニツト、I
OP……IOユニツト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジークフリート・フムル ドイツ連邦共和国ペンツベルク・アン・デ ア・フライハイト 130 (72)発明者 クラウス・シユライアー ドイツ連邦共和国ペンツベルク・ノネンヴ アルトシユトラーセ ８アー (56)参考文献 特開 昭58−19973（ＪＰ，Ａ) 特開 昭58−58667（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】バス系（B:CMY）が設けられており、該バ
    ス系の１つまたは複数のバスにおいて時分割多重原理に
    従って時間フレームのタイムスロットないし時分割チャ
    ネルが割当てられており、前記バス系には、個有のロー
    カルメモリ（LMY）を有するプロセッサ（CP）および個
    有のローカルメモリ（LMY）を有しないプロセッサ（IO
    C）またはいずれか一方のタイプのプロセッサのみが接
    続されており、かつ前記バス系に接続されている主メモ
    リ（CMY）を備え、該主メモリは、それぞれ１つの個有
    のメモリ制御部を備えた複数のメモリバンク（MB）を有
    しており、前記メモリ制御部は各自のメモリバンク（M
    B）を、その他のメモリバンク（MB）のメモリ制御部と
    は無関係に制御し、かつ前記主メモリに前記プロセッサ
    （CP,IOC）が前記バス系（B:CMY）を介して交替してア
    クセスしかつ前記主メモリを介して必要に応じて前記プ
    ロセッサ（CP,IOC）は相互に交信することができる、マ
    ルチプロセッサ計算機において、前記おのおののメモリ
    制御部はその都度前記バス系（B:CMY）の１つないし複
    数のバスにおいて形成された前記時間フレームの１つま
    たは複数のタイムスロットないし時分割チャネルを固定
    的に対応させられ、１つのメモリバンク（MB）へのアク
    セスを同時に要求したプロセッサは前記メモリバンクに
    対し、前記時間フレームのタイムロットないし時分割チ
    ャネルを介して時分割多重方式で周期的に順次その都度
    アクセスが任意に割当可能となっており、タイムスロッ
    ト周波数は、Ｘを１つのメモリバンクの時間フレーム当
    りに割当てられたタイムスロットの数としかつＴをメモ
    リバンクの数とするとき、メモリサイクル周波数のＸ・
    Ｔ倍であることを特徴とするマルチプロセッサ計算機。
  2. 【請求項２】おのおののメモリ制御部に固定的に唯一の
    時分割チャネルを対応させ、循環的に順次メモリ制御部
    に対応するタイムスロットがアービトレイションを用い
    てその都度、当該のメモリバンク（例えばMB3）へのア
    クセスを要求するプロセッサ（例えばCPI.CPx.IOCO）に
    割当てられ、かつ タイムスロットのタイミング周波数は最高で、Ｔを主メ
    モリ（CMY）のメモリバンク（MB）の数とするとき、メ
    モリ制御部のメモリサイクル周波数よりＴ倍だけ高い特
    許請求の範囲第１項記載のマルチプロセッサ計算機。
  3. 【請求項３】主メモリ（CMY）へのバス系（B:CMY）の多
    心線アドレス伝送バス線路と主メモリ（CMY）からのバ
    ス系（B:CMY）の多心線のメモリ内容伝送バス線路と
    が、相互に無関係に制御される、すなわち第１タイムス
    ロットにおいて読出しおよび／または記録過程に対する
    第１アドレスが第１プロセッサから、主メモリ（CMY）
    ないしそのメモリバンク（MB）に通じるアドレス伝送バ
    ス線路に伝送可能でありかつ同時に、即ち第１タイムス
    ロットにおいて、別の第２のそれ以前に伝送されたアド
    レスに属する読出されたメモリ内容が、主メモリ（CM
    Y）ないしメモリバンク（MB）から、当該の第１または
    別のプロセッサに通じるメモリ内容伝送バス線路に伝送
    可能であるようにした特許請求の範囲第１項または第２
    項に記載のマルチプロセッサ計算機。
JP59199700A 1983-09-26 1984-09-26 マルチプロセッサ計算機 Expired - Lifetime JPH0797874B2 (ja)

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