JPS5819973A - 時分割バス方式マルチプロセツサ計算機 - Google Patents
時分割バス方式マルチプロセツサ計算機Info
- Publication number
- JPS5819973A JPS5819973A JP11962281A JP11962281A JPS5819973A JP S5819973 A JPS5819973 A JP S5819973A JP 11962281 A JP11962281 A JP 11962281A JP 11962281 A JP11962281 A JP 11962281A JP S5819973 A JPS5819973 A JP S5819973A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- processors
- time division
- common
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/3625—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a time dependent access
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は時分割で共通パスを使用するマルチプロセッサ
計算機に関する。
計算機に関する。
従来、複数個のプロセッサをもつ計算機としで゛は、プ
ロセッサの数だけパスをもちクロスパースイッチ機構に
よタパス間接続を制御する方式、各プロセ、すのパス使
用権優先順位を決めて制御する方式等があるが、前者は
、プロセ、を数の増加に対しハードウェア量の増加が大
きく、後者は、優先順位の低いプロセ、すに使用権がほ
とんど渡らなくなる、即ち、パスロックの問題を解決す
る必要があ〕、システム構成上の問題があった。
ロセッサの数だけパスをもちクロスパースイッチ機構に
よタパス間接続を制御する方式、各プロセ、すのパス使
用権優先順位を決めて制御する方式等があるが、前者は
、プロセ、を数の増加に対しハードウェア量の増加が大
きく、後者は、優先順位の低いプロセ、すに使用権がほ
とんど渡らなくなる、即ち、パスロックの問題を解決す
る必要があ〕、システム構成上の問題があった。
本発明は、比較的簡単なハードウェア構成で、共通バス
の使用権を時分割で各プロセ、すに割当てることによ）
上記欠点を解決したマルチプロセッサ計算機を提供する
ものである。
の使用権を時分割で各プロセ、すに割当てることによ）
上記欠点を解決したマルチプロセッサ計算機を提供する
ものである。
本発明は、少なくとも２個のプロセッサと、一本の共通
バスと、それらプロセッサの前記共通バス使用権を時間
的にプロセッサの数取上に分割し、分割された時間をそ
れぞれのプロセッサに割当てる制御を行なうパス使用権
制御器とを有すること￥を特徴とする。 。
バスと、それらプロセッサの前記共通バス使用権を時間
的にプロセッサの数取上に分割し、分割された時間をそ
れぞれのプロセッサに割当てる制御を行なうパス使用権
制御器とを有すること￥を特徴とする。 。
以下に、本発明の実施例について図面を参照して説明す
る。
る。
本発明の実施例は、第１図に示すとおＪ）、 Ｐｌ。
Ｐｚ、・・−・・、Ｐｎなるｎ個のプロセッサと、それ
ぞれのプロセ、すに時分割で共通パス使用権を与える制
御を行なうバス使用権制御器ｌと、共通バス２と、各プ
ロセッサが共有できるメモ１３と各プロセ、すが共有す
る入出力Ｍ４とを含む。
ぞれのプロセ、すに時分割で共通パス使用権を与える制
御を行なうバス使用権制御器ｌと、共通バス２と、各プ
ロセッサが共有できるメモ１３と各プロセ、すが共有す
る入出力Ｍ４とを含む。
バス使用権制御器１はプロセ、すＰｓ、 Ｐｇ、・・−
・・。
・・。
Ｐｎと共通バス２０間にあって、第２図ａにｔｐｉ。
ｔｐｔ−−−−ｔｐｒｙ で示す各期間添字Ｐｉ、
Ｐｇ、 ・−・、 Ｐｎに対応するプロセッサＰＩ、
Ｐｇ、・・−・−、ＰｎＫそれぞれバス使用権を与える
。プロセッサｐｔｄ、第２図すで示すｔ＠〜ｔ３および
ｔ−〜ｔ４の期間パス使用権を与えられ、共通バス２．
共有メモリ３シよび共有人出＠４ｆＰｌの専有とするこ
とかで亀るとともにプロセラすＰ１以外の任意のプロセ
ッサをアクセスすることができる。プロセ、すＰ意は同
様に第２図Ｃのようにｈ−％−１・、ｔｖ〜ｔ・期間、
以下同様にプロセラすＰａまで（第２図ｄ）それぞれバ
ス使用権が与えられる。また１つのプロセラすにバス使
用権が与えられているときは、他のプロセッサにパス使
用権管与えないよう制御されている。
Ｐｇ、 ・−・、 Ｐｎに対応するプロセッサＰＩ、
Ｐｇ、・・−・−、ＰｎＫそれぞれバス使用権を与える
。プロセッサｐｔｄ、第２図すで示すｔ＠〜ｔ３および
ｔ−〜ｔ４の期間パス使用権を与えられ、共通バス２．
共有メモリ３シよび共有人出＠４ｆＰｌの専有とするこ
とかで亀るとともにプロセラすＰ１以外の任意のプロセ
ッサをアクセスすることができる。プロセ、すＰ意は同
様に第２図Ｃのようにｈ−％−１・、ｔｖ〜ｔ・期間、
以下同様にプロセラすＰａまで（第２図ｄ）それぞれバ
ス使用権が与えられる。また１つのプロセラすにバス使
用権が与えられているときは、他のプロセッサにパス使
用権管与えないよう制御されている。
本実施例では、従来のタロスパー切換機構によるマルチ
プ謬セ、すや、プロセッサの優先順位を決めて制御する
方式によるマルチプロセッサの問題点を比較的簡単なハ
ードウェアで解決することができる。
プ謬セ、すや、プロセッサの優先順位を決めて制御する
方式によるマルチプロセッサの問題点を比較的簡単なハ
ードウェアで解決することができる。
本発明は以上説明したように、少なくとも２個以上のプ
ロセッサと、１本の共通バスとバス使用権制御器とをそ
れらプロセッサのバス使用権を時間的にプロセッサの数
取上に分割し、分割された時間を、それぞれのプロセッ
サに割当てる制御を行なうように構成することにょ９、
クロスバ−切換方式の欠点であるプロセラを数の増加に
よるハードウェア量の増加や、各プロセ、すのバス使用
権優先順位ｔ′決めて制御する方式の問題点であるパス
ロックの問題を解決する効果がある。
ロセッサと、１本の共通バスとバス使用権制御器とをそ
れらプロセッサのバス使用権を時間的にプロセッサの数
取上に分割し、分割された時間を、それぞれのプロセッ
サに割当てる制御を行なうように構成することにょ９、
クロスバ−切換方式の欠点であるプロセラを数の増加に
よるハードウェア量の増加や、各プロセ、すのバス使用
権優先順位ｔ′決めて制御する方式の問題点であるパス
ロックの問題を解決する効果がある。
第１図は本発明の実施例を示すブ四、り図、第２図は第
１図に示したバス使用権制御器の動作を説明するタイム
チャートである。 １・・・・・・バス使用権制御器、２・・・−・共通バ
ス、３・・・・−・共通メモリ、４・・・・・・兵事入
出力部。
１図に示したバス使用権制御器の動作を説明するタイム
チャートである。 １・・・・・・バス使用権制御器、２・・・−・共通バ
ス、３・・・・−・共通メモリ、４・・・・・・兵事入
出力部。
Claims (1)
- 少なくとも２個のプ悶セッナと、一本の共通Ａスと、そ
れらプロセッサの前記共通バスの使用権を時間によって
制御するバス使用権制御器とを有することｔｑ＃黴とす
る時分割パス方式マルチプロセッサ計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11962281A JPS5819973A (ja) | 1981-07-30 | 1981-07-30 | 時分割バス方式マルチプロセツサ計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11962281A JPS5819973A (ja) | 1981-07-30 | 1981-07-30 | 時分割バス方式マルチプロセツサ計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5819973A true JPS5819973A (ja) | 1983-02-05 |
Family
ID=14765991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11962281A Pending JPS5819973A (ja) | 1981-07-30 | 1981-07-30 | 時分割バス方式マルチプロセツサ計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819973A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59176838A (ja) * | 1983-03-28 | 1984-10-06 | Dainippon Screen Mfg Co Ltd | 画像演算処理方法 |
| JPS60102088A (ja) * | 1983-09-26 | 1985-06-06 | ジ−メンス・アクチエンゲゼルシヤフト | マルチプロセツサ計算機 |
| JPS61228828A (ja) * | 1985-04-01 | 1986-10-13 | 辻 正名 | 発育管理機 |
| JPS6473876A (en) * | 1987-09-14 | 1989-03-20 | Nec Corp | Moving image processor |
-
1981
- 1981-07-30 JP JP11962281A patent/JPS5819973A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59176838A (ja) * | 1983-03-28 | 1984-10-06 | Dainippon Screen Mfg Co Ltd | 画像演算処理方法 |
| JPS60102088A (ja) * | 1983-09-26 | 1985-06-06 | ジ−メンス・アクチエンゲゼルシヤフト | マルチプロセツサ計算機 |
| JPS61228828A (ja) * | 1985-04-01 | 1986-10-13 | 辻 正名 | 発育管理機 |
| JPS6473876A (en) * | 1987-09-14 | 1989-03-20 | Nec Corp | Moving image processor |
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