JPH0799292A - 半導体素子のキャパシタ形成方法 - Google Patents

半導体素子のキャパシタ形成方法

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JPH0799292A JP6108754A JP10875494A JPH0799292A JP H0799292 A JPH0799292 A JP H0799292A JP 6108754 A JP6108754 A JP 6108754A JP 10875494 A JP10875494 A JP 10875494A JP H0799292 A JPH0799292 A JP H0799292A
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Abstract

(57)【要約】 （修正有） 【目的】 電荷貯蔵容量の増加と共に、素子の信頼性を
向上させる半導体素子のキャパシタ形成方法を提供す
る。 【構成】 半導体素子のキャパシタ形成方法は、トラン
ジスター全体構造上部に酸化膜２７を塗布して平坦化す
る段階と、活性領域２６，２６′を露出させる酸化膜蝕
刻を施してコンタクトホールを形成し、上記コンタクト
ホールとコンタクトを成す伝導性ポリシリコン膜２９を
全体構造上部に形成する段階と、上記ポリシリコン膜上
に多数のスペーサー酸化膜２５を形成する段階と、上記
ポリシリコン膜２９の一部厚さを蝕刻すると、上記多数
個で形成されたスペーサー酸化膜２５を蝕刻マスクとし
て伝導性ポリシリコン膜を蝕刻することにより、電荷貯
蔵電極を形成すると、上記電荷貯蔵電極上部に誘電膜３
６とプレート電極３７を形成する段階とを有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体素子の製造工程
中キャパシタ形成方法に関し、特に電荷貯蔵電極の有効
面積を増大させることにより、電荷貯蔵容量が増加され
た半導体素子のキャパシタ形成方法に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第１９９３−８８３９号の明細
書の記載に基づくものであって、当該韓国特許出願の番
号を参照することによって当該韓国特許出願の明細書の
記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】汎用の半導体メモリ素子であるダイナミ
ック・ランダムアクセス記憶装置（ＤＲＡＭ：Ｄｙｎａ
ｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
の集積化と関連して重要な要因としては、セル（ｃｅｌ
ｌ）の面積減少とそれに伴う電荷貯蔵容量確保の限界を
挙げることができる。
【０００４】しかし、半導体集積回路の高集積化を達成
するためにチップとセルの単位面積減少は必然的であ
り、これに従って一定水準以上のキャパシタ容量確保の
ために高度の工程技術開発と共に素子の信頼性確保は切
実な解決課題になっている。
【０００５】従来のキャパシタ形成方法を図７を参照し
て具体的に説明する。
【０００６】先ず、シリコン基板１上にフィールド酸化
膜２を形成し、ゲート酸化膜３を形成した後、ポリシリ
コン膜を増着して不純物注入工程を遂行してゲート電極
４およびワード線４′パターンを形成した後、高集積化
による酸化金属半導体電解効果トランジスタ（ＭＯＳＦ
ＥＴ； Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｅｒ）の電気的特性を改善するためにスペーサー酸化
膜５を利用した軽ドープドレイン（ＬＤＤ；Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の活性領域６，
６′を有するＭＯＳＦＥＴ形成工程を実施する。
【０００７】次いで、一定厚さの絶縁酸化膜７を形成し
た後、活性領域６を露出させるコンタクトホールを形成
し、コンタクトホール上に不純物が注入された電荷貯蔵
電極用ポリシリコン膜１１を蒸着して活性領域６と接続
させ、マスク工程を経て所定大きさに電荷貯蔵電極を形
成する。続いて、窒化物−酸化物（ＮＯ；ｎｉｔｒｉｄ
ｅ−ｏｘｉｄｅ）または酸化物−窒化物−酸化物（ＯＮ
Ｏ；ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）複合構
造の誘電膜１６を形成し、誘電膜１６上に不純物が注入
されたポリシリコン膜を所定大きさにパターニングして
プレート電極１７を形成することにより、キャパシタを
形成する。
【０００８】
【発明が解決しようとする課題】しかし、上記の従来方
法は現在の工程能力を勘案するとき、素子が高集積化さ
れるに従って要求されるセルの電荷貯蔵容量確保に困難
が伴い、さらに素子の信頼性が低下する問題点が伴う。
【０００９】したがって、本発明は上記問題点を解決
し、電荷貯蔵容量の増加と共に、素子の信頼性を向上さ
せる半導体素子のキャパシタ形成方法を提供することを
目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明にもとづくキャパシタ形成方法は、 半導体
素子のキャパシタ形成方法において、トランジスター全
体構造の上部に絶縁膜を塗布して平坦化する段階と、電
荷貯蔵電極を形成するために活性領域を露出させる絶縁
膜蝕刻を施してコンタクトホールを形成し、前記コンタ
クトホールとコンタクトを成す伝導性ポリシリコン膜を
前記全体構造上部に形成する段階と、上記ポリシリコン
膜上に多数のスペーサー酸化膜を形成する段階と、所定
大きさからなる上記電荷貯蔵電極を形成することができ
るよう上記ポリシリコン膜の一部厚さを蝕刻する段階
と、上記多数のスペーサー酸化膜を蝕刻マスクとして上
記伝導性ポリシリコン膜を蝕刻することにより上記電荷
貯蔵電極を形成する段階と、上記電荷貯蔵電極上部に誘
電膜とプレート電極を形成する段階とを有することを特
徴とする。
【００１１】好ましくは、第１スペーサー酸化膜を形成
する段階は、所定の大きさを有する感光膜パターンを前
記ポリシリコン膜上に現像した後、一定厚さの酸化膜を
蒸着してこれを非等方性蝕刻することにより、スペーサ
ー酸化膜を形成する。
【００１２】好ましくは、上記絶縁膜は一つ以上から成
る多層構造の絶縁膜である。
【００１３】好ましくは、上記ポリシリコン膜を蝕刻す
ることにより電荷貯蔵電極を形成する段階は、前記ポリ
シリコン膜下部に形成された絶縁膜を蝕刻して電荷貯蔵
電極の表面積をもっと広めるよう絶縁膜蝕刻段階をさら
に有する。
【００１４】好ましくは、上記誘電膜は、窒化物−酸化
物または酸化物−窒化物−酸化物からなる複合構造の誘
電膜である。
【００１５】好ましくは、第２スペーサー酸化膜を形成
する段階は、所定の大きさを有する感光膜パターンを前
記ポリシリコン膜及び前工程で形成された第１スペーサ
ー酸化膜上に現像した後、一定厚さの酸化膜を蒸着し
て、これを非等方性蝕刻することにより、スペーサー酸
化膜を形成する。
【００１６】好ましくは、上記多層構造の絶縁膜は酸化
膜上に酸化膜の蝕刻障壁役割をするシリコン窒化膜が形
成された絶縁膜である。
【００１７】
【実施例】本発明にもとづく半導体素子のキャパシタ形
成方法は、トランジスター全体構造上部に絶縁膜を塗布
して平坦化する段階；電荷貯蔵電極を形成するために活
性領域を露出させる絶縁膜蝕刻を遂行してコンタクトホ
ールを形成し、上記コンタクトホールとコンタクトを成
す伝導性ポリシリコン膜を全体構造上部に形成する段
階；上記ポリシリコン膜上に多数のスペーサー酸化膜を
形成する段階；所定大きさの電荷貯蔵電極を形成するこ
とがてきるよう上記ポリシリコン膜の一部厚さを蝕刻す
る段階；上記多数個で形成されたスペーサー酸化膜を蝕
刻マスクとして伝導性ポリシリコン膜を蝕刻することに
より、電荷貯蔵電極を形成する段階；そして、上記電荷
貯蔵電極上部に誘電膜とプレート電極を形成する段階を
有する。
【００１８】このようなキャパシタ形成方法の一実施例
を、図１ないし図６を参照しながら具体的に説明する。
【００１９】図１ないし図４は本発明に係るキャパシタ
形成方法の各工程段階を説明するための模式的断面図で
ある。
【００２０】先ず、図１に示す通り、Ｐ−ウェル（Ｐ−
ｗｅｌｌ）が形成されたシリコン基板２１上にロコス
（ＬＯＣＯＳ；Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ
Ｓｉｌｉｃｏｎ）工程によりフィールド酸化膜２２を
形成し、次いで、ゲート酸化膜２３とゲート電極および
ワード線用ポリシリコン膜を時間遅延なく蒸着した後、
上記ポリシリコン膜に不純物注入工程を施し、マスクを
利用してポリシリコン膜を所定大きさに蝕刻してゲート
電極２４およびワード線２４′を形成する。次いで、相
対的に低濃度であるＮ型不純物をイオン注入し、ゲート
電極２４側壁にスペーサー酸化膜２５を形成した後、相
対的に高濃度であるＮ型不純物をイオン注入してＬＤＤ
構造の活性領域２６，２６′を有するＭＯＳＦＥＴを形
成した状態で一定厚さの絶縁酸化膜２７を形成した後、
全面蝕刻により、平坦化工程を遂行する。続いて、上記
絶縁膜２７上に蝕刻障壁とするシリコン窒化膜２８を一
定厚さに形成し、ポリシリコン膜２９を蒸着した後、コ
ンタクトホールマスクを利用しポリシリコン膜２９を選
択蝕刻し、さらにポリシリコン膜を蒸着して、ポリシリ
コン膜を非等方性蝕刻してスペーサーポリシリコン膜３
０を形成する。続いて、これらポリシリコン膜２９とス
ペーサーポリシリコン膜３０を蝕刻障壁物質として利用
してシリコン窒化膜２８と、絶縁酸化膜２７を連続的に
選択蝕刻して、上記ＭＯＳＦＥＴの活性領域２６にコン
タクトホールを形成する。最後に、一定厚さの不純物が
注入された電荷貯蔵電極用ポリシリコン膜３１を上記コ
ンタクトホールにコンタクトさせる。この際、上記電荷
貯蔵電極３１はワード線２４′およびゲート電極２４上
に電荷貯蔵電極マスクより広く拡張されて覆われてい
る。
【００２１】そして、図２に示す通り、コンタクトホー
ルマスクを利用して、感光膜パターン３２を現像した状
態で一定厚さの犠牲酸化膜を形成し、犠牲酸化膜を非等
方性蝕刻してスペーサー犠牲酸化膜３３を形成する。こ
の際、スペーサー犠牲酸化膜３３形成のために、コンタ
クトホールマスクとネガフォトレジスターを利用した
り、これと類似のマスクが利用される。
【００２２】図３は感光膜パターン３２を除去し、上記
スペーサー犠牲酸化膜３３が形成された領域を含み塗布
された感光膜パターン３４を現像した後、さらに一定厚
さの犠牲酸化膜を形成して、これを非等方性蝕刻してス
ペーサー犠牲酸化膜３５を形成した後、感光膜パターン
３４とスペーサー犠牲酸化膜３５を下部に形成されてい
るポリシリコン膜３１に対する蝕刻障壁物質として利用
して露出された電荷貯蔵電極用ポリシリコン膜３１の一
部厚さだけを蝕刻した状態の断面図である。
【００２３】つぎに、最終段階を図４を用いて説明す
る。図５および図６は、それぞれ図４のＡ−Ａ′線およ
びＢ−Ｂ′線に沿う断面図である。
【００２４】まず、感光膜パターン３４を除去し、犠牲
酸化膜３３，３５を蝕刻障壁物質として利用して電荷貯
蔵電極用ポリシリコン膜３１を蝕刻した後、スペーサー
犠牲酸化膜らを湿式蝕刻し、露出されたポリシリコン膜
２４側壁と電荷貯蔵電極用ポリシリコン膜３１表面を沿
ってＮＯまたはＯＮＯ複合構造の誘電膜３６を形成す
る。続いて、不純物が注入されたポリシリコン膜を蒸着
し、これを所定大きさにパターンしてプレート電極３７
を形成することにより本発明によるキャパシタを完成す
る。ここで、上記スペーサー犠牲酸化膜３３，３５蝕刻
時に、絶縁酸化膜２７の一部分まで蝕刻されるようシリ
コン窒化膜２８を用いずに絶縁膜間の選択費を利用して
電荷貯蔵電極の下部まで蝕刻した後、誘電膜３６を成長
させる方法も可能である。そして、誘電膜３６を成長さ
せる等の後続熱工程を通じてポリシリコンとスペーサー
ポリシリコン３０は不純物が拡散されて電荷貯蔵電極ポ
リシリコン３１と共に電荷貯蔵電極役割をする。従っ
て、電荷貯蔵電極は大きな円筒状の溝内に小さい円筒状
の溝が含まれるようにして電荷貯蔵電極の有効面積が増
加させる。
【００２５】
【発明の効果】以上説明したように、本発明にもとづく
半導体素子のキャパシタ形成方法は、半導体素子のキャ
パシタ形成方法において、トランジスター全体構造の上
部に絶縁膜を塗布して平坦化する段階と、電荷貯蔵電極
を形成するために活性領域を露出させる絶縁膜蝕刻を施
してコンタクトホールを形成し、前記コンタクトホール
とコンタクトを成す伝導性ポリシリコン膜を前記全体構
造上部に形成する段階と、上記ポリシリコン膜上に多数
のスペーサー酸化膜を形成する段階と、所定大きさから
なる上記電荷貯蔵電極を形成することができるよう上記
ポリシリコン膜の一部厚さを蝕刻する段階と、上記多数
のスペーサー酸化膜を蝕刻マスクとして上記伝導性ポリ
シリコン膜を蝕刻することにより上記電荷貯蔵電極を形
成する段階と、上記電荷貯蔵電極上部に誘電膜とプレー
ト電極を形成する段階とを有することを特徴とするもの
なので、電荷貯蔵電極マスクより電荷貯蔵電極の有効面
積を増加させる効果を得ることができ、さらにこれによ
る電荷貯蔵容量の増加により、素子の信頼性を向上させ
るという効果を奏することができる。
【図面の簡単な説明】
【図１】本発明にもとづく半導体素子のキャパシタ形成
方法を構成する第一の工程を説明するための模式的断面
図である。
【図２】本発明にもとづく半導体素子のキャパシタ形成
方法を構成する第二の工程を説明するための模式的断面
図である。
【図３】本発明にもとづく半導体素子のキャパシタ形成
方法を構成する第三の工程を説明するための模式的断面
図である。
【図４】本発明にもとづく半導体素子のキャパシタ形成
方法を構成する第四の工程を説明するための模式的断面
図である。
【図５】図４の切断線Ａ−Ａ′に沿った断面図である。
【図６】図４の切断線Ｂ−Ｂ′に沿った断面図である。
【図７】従来の半導体素子のキャパシタ形成方法を説明
するための模式的断面図である。
【符号の説明】
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ４′ ワード線 ５ スペーサー酸化膜 ６ 活性領域 ６′ 活性領域 ７ 酸化膜 ８ シリコン窒化膜 ９ ポリシリコン膜 １１ ポリシリコン膜 １６ 誘電膜 １７ プレート電極 ２１ シリコン基板 ２２ フィールド酸化膜 ２３ ゲート酸化膜 ２４ ゲート電極 ２４′ ワード線 ２５′ スペーサー酸化膜 ２６ 活性領域 ２６′ 活性領域 ２７ 酸化膜 ２８ シリコン窒化膜 ２９ ポリシリコン膜 ３０ スペーサーポリシリコン膜 ３２ 感光膜パターン ３３ スペーサー犠牲酸化膜 ３４ 感光膜パターン ３５ スペーサー犠牲酸化膜

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子のキャパシタ形成方法におい
    て、 トランジスター全体構造の上部に絶縁膜を塗布して平坦
    化する段階と、 電荷貯蔵電極を形成するために活性領域を露出させる絶
    縁膜蝕刻を施してコンタクトホールを形成し、前記コン
    タクトホールとコンタクトを成す伝導性ポリシリコン膜
    を前記トランジスト全体構造上部に形成する段階と、 前記ポリシリコン膜上に多数のスペーサー酸化膜を形成
    する段階と、 所定大きさからなる前記電荷貯蔵電極を形成することが
    できるよう前記ポリシリコン膜の一部厚さを蝕刻する段
    階と、 前記多数のスペーサー酸化膜を蝕刻マスクとして前記伝
    導性ポリシリコン膜を蝕刻することにより前記電荷貯蔵
    電極を形成する段階と、 前記電荷貯蔵電極上部に誘電膜とプレート電極を形成す
    る段階とを有することを特徴とする半導体素子のキャパ
    シタ形成方法。
  2. 【請求項２】 請求項１記載の方法において、 第１スペーサー酸化膜を形成する段階は、 所定の大きさを有する感光膜パターンを前記ポリシリコ
    ン膜上に現像した後、一定厚さの酸化膜を蒸着してこれ
    を非等方性蝕刻することにより、スペーサー酸化膜を形
    成することを特徴とする半導体素子のキャパシタ形成方
    法。
  3. 【請求項３】 請求項１記載の方法において、 前記絶縁膜は一つ以上から成る多層構造の絶縁膜である
    ことを特徴とする半導体素子のキャパシタ形成方法。
  4. 【請求項４】 請求項１または３記載の方法において、 前記ポリシリコン膜を蝕刻することにより電荷貯蔵電極
    を形成する段階は、前記ポリシリコン膜下部に形成され
    た絶縁膜を蝕刻して電荷貯蔵電極の表面積をもっと広め
    るよう絶縁膜蝕刻段階をさらに有することを特徴とする
    半導体素子のキャパシタ形成方法。
  5. 【請求項５】 請求項１記載の方法において、 前記誘電膜は、窒化物−酸化物または酸化物−窒化物−
    酸化物からなる複合構造の誘電膜であることを特徴とす
    る半導体素子のキャパシタ形成方法。
  6. 【請求項６】 請求項２記載の方法において、 第２スペーサー酸化膜を形成する段階は、 所定の大きさを有する感光膜パターンを前記ポリシリコ
    ン膜及び前工程で形成された第１スペーサー酸化膜上に
    現像した後、一定厚さの酸化膜を蒸着して、これを非等
    方性蝕刻することにより、スペーサー酸化膜を形成する
    ことを特徴とする半導体素子のキャパシタ形成方法。
  7. 【請求項７】 請求項３記載の方法において、 前記多層構造の絶縁膜は酸化膜上に酸化膜の蝕刻障壁役
    割をするシリコン窒化膜が形成された絶縁膜であること
    を特徴とする半導体素子のキャパシタ形成方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6175128B1 (en) 1998-03-31 2001-01-16 International Business Machines Corporation Process for building borderless bitline, wordline and DRAM structure and resulting structure
KR0186069B1 (ko) * 1995-12-28 1999-03-20 문정환 스택형 디램 셀의 캐패시터 제조방법
US5656532A (en) * 1996-01-11 1997-08-12 Vanguard International Semiconductor Corporation Method for fabricating a coaxial capacitor of a semiconductor device
US5972769A (en) * 1996-12-20 1999-10-26 Texas Instruments Incoporated Self-aligned multiple crown storage capacitor and method of formation
JPH10189898A (ja) * 1996-12-24 1998-07-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100244246B1 (ko) * 1997-01-27 2000-03-02 김영환 반도체 소자의 커매시티 제조방법
US5753547A (en) * 1997-01-28 1998-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of a cylindrical polysilicon module in dram technology
US6238971B1 (en) * 1997-02-11 2001-05-29 Micron Technology, Inc. Capacitor structures, DRAM cell structures, and integrated circuitry, and methods of forming capacitor structures, integrated circuitry and DRAM cell structures
JP3749776B2 (ja) * 1997-02-28 2006-03-01 株式会社東芝 半導体装置
TW382810B (en) * 1998-03-20 2000-02-21 United Semiconductor Corp Method of fabricating stack capacitor
US6221710B1 (en) * 1998-12-29 2001-04-24 United Microelectronics Corp. Method of fabricating capacitor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0322559A (ja) * 1989-06-20 1991-01-30 Sharp Corp 半導体メモリ素子およびその製造方法
JPH0456265A (ja) * 1990-06-25 1992-02-24 Matsushita Electron Corp 半導体装置の製造方法
JPH04249363A (ja) * 1991-01-30 1992-09-04 Samsung Electron Co Ltd 高集積半導体メモリ装置の製造方法
JPH05218333A (ja) * 1991-08-31 1993-08-27 Samsung Electron Co Ltd 半導体メモリ装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910010043B1 (ko) * 1988-07-28 1991-12-10 한국전기통신공사 스페이서를 이용한 미세선폭 형성방법
KR930009583B1 (ko) * 1990-11-29 1993-10-07 삼성전자 주식회사 융모모양의 커패시터구조를 가진 반도체 메모리장치의 제조방법
US5061650A (en) * 1991-01-17 1991-10-29 Micron Technology, Inc. Method for formation of a stacked capacitor
KR940007391B1 (ko) * 1991-08-23 1994-08-16 삼성전자 주식회사 고집적 반도체 메모리장치의 제조방법
KR940004606B1 (ko) * 1991-09-13 1994-05-25 금성일렉트론 주식회사 반도체 메모리 커패시터 제조방법
US5192702A (en) * 1991-12-23 1993-03-09 Industrial Technology Research Institute Self-aligned cylindrical stacked capacitor DRAM cell
US5296410A (en) * 1992-12-16 1994-03-22 Samsung Electronics Co., Ltd. Method for separating fine patterns of a semiconductor device
US5278091A (en) * 1993-05-04 1994-01-11 Micron Semiconductor, Inc. Process to manufacture crown stacked capacitor structures with HSG-rugged polysilicon on all sides of the storage node

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0322559A (ja) * 1989-06-20 1991-01-30 Sharp Corp 半導体メモリ素子およびその製造方法
JPH0456265A (ja) * 1990-06-25 1992-02-24 Matsushita Electron Corp 半導体装置の製造方法
JPH04249363A (ja) * 1991-01-30 1992-09-04 Samsung Electron Co Ltd 高集積半導体メモリ装置の製造方法
JPH05218333A (ja) * 1991-08-31 1993-08-27 Samsung Electron Co Ltd 半導体メモリ装置およびその製造方法

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