JPH0799327A - モノリシックダイオードアレイ - Google Patents
モノリシックダイオードアレイInfo
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- JPH0799327A JPH0799327A JP6095456A JP9545694A JPH0799327A JP H0799327 A JPH0799327 A JP H0799327A JP 6095456 A JP6095456 A JP 6095456A JP 9545694 A JP9545694 A JP 9545694A JP H0799327 A JPH0799327 A JP H0799327A
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/43—Layouts of interconnections
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- H—ELECTRICITY
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- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/221—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only diodes
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 保護ダイオードアレイにおいて全ての接続端
子を素子の上表面にもうけ、共通端子をケースの任意の
ピンに接続可能な構成を提供することを目的とする。 【構成】 第１導電型の半導体ウェハーの上に半導体素
子を形成する。素子はウェハーの上表面に第２導電型の
複数の第１領域を有する。又、素子の上表面には第２導
電型の第２領域と第１導電型の第３領域がもうけられ
る。第２金属層が第２及び第３領域をコートする。第１
導電型の第４領域がウェハーの下表面にもうけられ、第
１及び第２領域と対向する。第２導電型の第５領域が下
表面にもうけられ第３領域と対向する。裏表面金属層は
ウェハーの下表面を覆う。
子を素子の上表面にもうけ、共通端子をケースの任意の
ピンに接続可能な構成を提供することを目的とする。 【構成】 第１導電型の半導体ウェハーの上に半導体素
子を形成する。素子はウェハーの上表面に第２導電型の
複数の第１領域を有する。又、素子の上表面には第２導
電型の第２領域と第１導電型の第３領域がもうけられ
る。第２金属層が第２及び第３領域をコートする。第１
導電型の第４領域がウェハーの下表面にもうけられ、第
１及び第２領域と対向する。第２導電型の第５領域が下
表面にもうけられ第３領域と対向する。裏表面金属層は
ウェハーの下表面を覆う。
Description
【０００１】
【産業上の利用分野】本発明は保護ダイオードアレイに
関する。
関する。
【０００２】
【従来の技術】図１Ａは保護ダイオードアレイを示し、
ダイオードＤ１−１，Ｄ１−２，Ｄ１−３，…Ｄ１−ｎ
は保護対象の線に結合する第１端子Ｔ１−１，Ｔ１−
２，Ｔ１−３，…Ｔ１−ｎと、基準電位に結合する第２
共通端子Ｔ２とを有する。図示の例では全てのダイオー
ドは共通のカソードを有するが、アノードを共通にして
カソードを保護対象の線に結合する対称アレイも可能で
ある。
ダイオードＤ１−１，Ｄ１−２，Ｄ１−３，…Ｄ１−ｎ
は保護対象の線に結合する第１端子Ｔ１−１，Ｔ１−
２，Ｔ１−３，…Ｔ１−ｎと、基準電位に結合する第２
共通端子Ｔ２とを有する。図示の例では全てのダイオー
ドは共通のカソードを有するが、アノードを共通にして
カソードを保護対象の線に結合する対称アレイも可能で
ある。
【０００３】図１Ａのダイオードアレイをモノリシック
部品として作成する従来の技術の断面を図１Ｂに示す。
アレイはＮ型基板１にモノリシック半導体素子として実
現される。Ｐ型領域Ｐ１−１，Ｐ１−２，Ｐ１−３，…
Ｐ１−ｎが基板１の表面に形成される。高ドープのＮ型
領域Ｎ１が基板１の下部表面に形成される。素子の上部
表面は絶縁層（例えば酸化シリコン層２）でコートさ
れ、金属Ｍ１−１，Ｍ１−２，Ｍ１−３，…Ｍ１−ｎが
各々領域Ｐ１−１，Ｐ１−２，…Ｐ１−ｎに接触する。
金属Ｍ２が裏面に形成されて領域Ｎ１に接触する。金属
Ｍ１−１〜Ｍ１−ｎはダイオードＤ１〜Ｄｎのアノード
を形成し、裏面金属Ｍ２は共通カソードを形成する。素
子は、例えば溶接で、金属ベース３に搭載される。
部品として作成する従来の技術の断面を図１Ｂに示す。
アレイはＮ型基板１にモノリシック半導体素子として実
現される。Ｐ型領域Ｐ１−１，Ｐ１−２，Ｐ１−３，…
Ｐ１−ｎが基板１の表面に形成される。高ドープのＮ型
領域Ｎ１が基板１の下部表面に形成される。素子の上部
表面は絶縁層（例えば酸化シリコン層２）でコートさ
れ、金属Ｍ１−１，Ｍ１−２，Ｍ１−３，…Ｍ１−ｎが
各々領域Ｐ１−１，Ｐ１−２，…Ｐ１−ｎに接触する。
金属Ｍ２が裏面に形成されて領域Ｎ１に接触する。金属
Ｍ１−１〜Ｍ１−ｎはダイオードＤ１〜Ｄｎのアノード
を形成し、裏面金属Ｍ２は共通カソードを形成する。素
子は、例えば溶接で、金属ベース３に搭載される。
【０００４】図１Ｃは上面図で、素子１が搭載される金
属ベース３はリードフレームの一部である。リードフレ
ームは金属板で、適当に切断されて、ベース３、ピン
（図１Ｃのハッチング）を構成する細片Ｔ１−１〜Ｔ１
−ｎ＋２、及び接続時にフレームを機械的に保持するた
めのリンク素子（図１Ｃのマル印）とをふくむ。接続
は、ワイヤＷ（通常は金線）による、チップの金属領域
Ｍ１−１〜Ｍ１−ｎの、ピンＴ１−１〜Ｔ１−ｎへの接
続をふくむ。最後の２つのピンＴ１−ｎ＋１とＴ１−ｎ
＋２はベース３の延長である。実際には、２点（ピンと
金属層）の間を糸で溶接する機械は非常に精密で、所定
の高さ（ピンとチップの上表面）の２点、異なる高さの
点、又は同じ高さの点（ピンとベース）の間の溶接を正
確に調節することは困難である。
属ベース３はリードフレームの一部である。リードフレ
ームは金属板で、適当に切断されて、ベース３、ピン
（図１Ｃのハッチング）を構成する細片Ｔ１−１〜Ｔ１
−ｎ＋２、及び接続時にフレームを機械的に保持するた
めのリンク素子（図１Ｃのマル印）とをふくむ。接続
は、ワイヤＷ（通常は金線）による、チップの金属領域
Ｍ１−１〜Ｍ１−ｎの、ピンＴ１−１〜Ｔ１−ｎへの接
続をふくむ。最後の２つのピンＴ１−ｎ＋１とＴ１−ｎ
＋２はベース３の延長である。実際には、２点（ピンと
金属層）の間を糸で溶接する機械は非常に精密で、所定
の高さ（ピンとチップの上表面）の２点、異なる高さの
点、又は同じ高さの点（ピンとベース）の間の溶接を正
確に調節することは困難である。
【０００５】チップがリードフレームのベースに溶接さ
れ、金属領域が金線でフレームのピンを構成する素子に
接続されると、チップは図１Ｃの点線５で示すパターン
に従ってプラスチックに埋め込まれ、リードフレームの
ピンの間の結合素子（図１Ｃのマル印）は切断されて除
去される。図１Ｃは本発明が解決しようとする問題点の
みを示している。実際にはケーシングはＳＯ２０のごと
く２列のピンをもつことができる。
れ、金属領域が金線でフレームのピンを構成する素子に
接続されると、チップは図１Ｃの点線５で示すパターン
に従ってプラスチックに埋め込まれ、リードフレームの
ピンの間の結合素子（図１Ｃのマル印）は切断されて除
去される。図１Ｃは本発明が解決しようとする問題点の
みを示している。実際にはケーシングはＳＯ２０のごと
く２列のピンをもつことができる。
【０００６】図１Ｃで明らかなごとく、ベース３に対応
するカソード接続は、不可避的に外側のピン例えばＴ１
−ｎ＋２と対応するピンに結合する。カソード端子（単
数又は複数）は接地されることが多く、従ってユーザは
接地端子が特定のピン例えば第３ピン又は第７ピンに近
接していることを希望し、外側のピン（片側に１０ピン
の場合はピン１０とピン２０、又はピン１とピン１１）
には近接しないことを希望する。図１Ｃの構成ではその
ような配置は不可能である。
するカソード接続は、不可避的に外側のピン例えばＴ１
−ｎ＋２と対応するピンに結合する。カソード端子（単
数又は複数）は接地されることが多く、従ってユーザは
接地端子が特定のピン例えば第３ピン又は第７ピンに近
接していることを希望し、外側のピン（片側に１０ピン
の場合はピン１０とピン２０、又はピン１とピン１１）
には近接しないことを希望する。図１Ｃの構成ではその
ような配置は不可能である。
【０００７】一方、半導体の製造技術は進歩している。
半導体チップの注入や拡散などの工程は複合動作であり
素子の機能に影響を与える。これらの工程（前工程と呼
ぶ）は、後工程と呼ばれる、チップをケースに実装する
技術に比べて、必要なコストが少ない。従って、実装工
程を単純化するために、シリコンに拡散する工程が複雑
化しても、全体として素子のコストは低下する。
半導体チップの注入や拡散などの工程は複合動作であり
素子の機能に影響を与える。これらの工程（前工程と呼
ぶ）は、後工程と呼ばれる、チップをケースに実装する
技術に比べて、必要なコストが少ない。従って、実装工
程を単純化するために、シリコンに拡散する工程が複雑
化しても、全体として素子のコストは低下する。
【０００８】
【発明が解決しようとする課題】本発明の目的は、共通
端子がケースの任意のピンに接続可能な、実装作業の容
易なモノリシック素子を提供することにある。
端子がケースの任意のピンに接続可能な、実装作業の容
易なモノリシック素子を提供することにある。
【０００９】本発明の別の目的は、上記構成において、
ダイオードの直列抵抗を最小にする素子を提供すること
にある。
ダイオードの直列抵抗を最小にする素子を提供すること
にある。
【００１０】
【課題を解決するための手段】本発明による半導体素子
は、半導体ウェハーの垂直方向に構成される保護ダイオ
ードを有する。ダイオードアレイの第１電極はウェハー
の第１表面の少なくともひとつの列にそってもうけられ
る。第１表面には、前記列の長さにそってのび、素子の
裏表面の第２電極の電位にほぼ等しい電位をもつ接触領
域がもうけられる。
は、半導体ウェハーの垂直方向に構成される保護ダイオ
ードを有する。ダイオードアレイの第１電極はウェハー
の第１表面の少なくともひとつの列にそってもうけられ
る。第１表面には、前記列の長さにそってのび、素子の
裏表面の第２電極の電位にほぼ等しい電位をもつ接触領
域がもうけられる。
【００１１】本発明による半導体素子は第１導電タイプ
の半導体ウェハーの上に構成され、ウェハーの上表面に
構成され第１金属層でコートされる第２導電型の複数の
第１領域と、ウェハーの上表面に構成される第２導電型
の第２領域及び第１導電型の第３領域と、第２及び第３
領域をコートする第２金属層と、底表面にもうけられ第
１及び第２領域と対向する第１導電型の第４領域と、底
表面にもうけられ第３領域と対向する第２導電型の第５
領域と、裏表面金属層とを有する。
の半導体ウェハーの上に構成され、ウェハーの上表面に
構成され第１金属層でコートされる第２導電型の複数の
第１領域と、ウェハーの上表面に構成される第２導電型
の第２領域及び第１導電型の第３領域と、第２及び第３
領域をコートする第２金属層と、底表面にもうけられ第
１及び第２領域と対向する第１導電型の第４領域と、底
表面にもうけられ第３領域と対向する第２導電型の第５
領域と、裏表面金属層とを有する。
【００１２】ひとつの実施例によると、複数の第１領域
は上表面の辺にそう少なくともひとつの列にそっての
び、第２及び第３領域は前記列に平行な線にそってのび
る。
は上表面の辺にそう少なくともひとつの列にそっての
び、第２及び第３領域は前記列に平行な線にそってのび
る。
【００１３】なお、第１導電型及び第２導電型とは、各
々Ｐ型導電型（Ｐ型半導体）及びＮ型導電型（Ｎ型半導
体）の一方を指し、第１導電型がＰ型のときは第２導電
型はＮ型であり、第１導電型がＮ型のときは第２導電型
はＰ型である。
々Ｐ型導電型（Ｐ型半導体）及びＮ型導電型（Ｎ型半導
体）の一方を指し、第１導電型がＰ型のときは第２導電
型はＮ型であり、第１導電型がＮ型のときは第２導電型
はＰ型である。
【００１４】
【実施例】以下の各図において、寸法、及び断面図にお
ける厚さは図示と説明のためのもので、実際のものとは
相違する。
ける厚さは図示と説明のためのもので、実際のものとは
相違する。
【００１５】図２Ａにおいて、本発明による素子は低ド
ープのＮ型半導体基板１０、通常はシリコン、により作
成される。Ｐ型拡散領域Ｐ１−１〜Ｐ１−ｎが基板１０
の上表面に構成される。領域Ｐ１−１〜Ｐ１−ｎと基板
１０のドーピングレベルは、アバランシェダイオードが
所望の降伏電圧をもつように決定される。領域Ｐ１−１
〜Ｐ１−ｎの下部には、基板１０の下表面から高ドープ
のＮ型領域Ｎ１がもうけられる。領域Ｐ１−１〜Ｐ１−
ｎは金属Ｍ１−１〜Ｍ１−ｎと対応し、基板１０の下表
面は金属Ｍ２と対応する。
ープのＮ型半導体基板１０、通常はシリコン、により作
成される。Ｐ型拡散領域Ｐ１−１〜Ｐ１−ｎが基板１０
の上表面に構成される。領域Ｐ１−１〜Ｐ１−ｎと基板
１０のドーピングレベルは、アバランシェダイオードが
所望の降伏電圧をもつように決定される。領域Ｐ１−１
〜Ｐ１−ｎの下部には、基板１０の下表面から高ドープ
のＮ型領域Ｎ１がもうけられる。領域Ｐ１−１〜Ｐ１−
ｎは金属Ｍ１−１〜Ｍ１−ｎと対応し、基板１０の下表
面は金属Ｍ２と対応する。
【００１６】上述の構成は従来の技術と同じであるが、
本発明の特徴は、追加の層とそれに関連する構成にあ
る。
本発明の特徴は、追加の層とそれに関連する構成にあ
る。
【００１７】本発明によると、基板１０の上表面はＰ型
領域Ｐ２とＮ型領域Ｎ２の層をふくむ。領域Ｐ２とＮ２
は金属Ｍ３に関連する。領域Ｐ２は領域Ｎ１の部分の前
にのび、領域Ｎ２は基板の下表面にもうけられるＰ型領
域Ｐ３の前にのびる。金属Ｍ２は領域Ｎ１とＰ３をコー
トする。
領域Ｐ２とＮ型領域Ｎ２の層をふくむ。領域Ｐ２とＮ２
は金属Ｍ３に関連する。領域Ｐ２は領域Ｎ１の部分の前
にのび、領域Ｎ２は基板の下表面にもうけられるＰ型領
域Ｐ３の前にのびる。金属Ｍ２は領域Ｎ１とＰ３をコー
トする。
【００１８】３つのパスがシリコン金属化層Ｍ２を金属
層Ｍ３に結合する。第１のパスは領域Ｎ１から領域Ｐ２
にのび、カソードをＭ２に、アノードをＭ３に結合する
ダイオードを構成し、このダイオードは図３のＤ２で示
される。第２のパスは領域Ｐ３から領域Ｎ２にのび、ア
ノードをＭ２に、カソードをＭ３に結合するダイオード
を構成し、このダイオードは図３のＤ３で示される。第
３のパスは基板の厚さ（層Ｎ２の厚さを減じる）に対応
する抵抗Ｒで構成される。本発明の素子の接続の極性に
かかわらず、金属層Ｍ２とＭ３の電位はダイオード（Ｄ
２またはＤ３）の順方向電圧降下分だけ相違する。
層Ｍ３に結合する。第１のパスは領域Ｎ１から領域Ｐ２
にのび、カソードをＭ２に、アノードをＭ３に結合する
ダイオードを構成し、このダイオードは図３のＤ２で示
される。第２のパスは領域Ｐ３から領域Ｎ２にのび、ア
ノードをＭ２に、カソードをＭ３に結合するダイオード
を構成し、このダイオードは図３のＤ３で示される。第
３のパスは基板の厚さ（層Ｎ２の厚さを減じる）に対応
する抵抗Ｒで構成される。本発明の素子の接続の極性に
かかわらず、金属層Ｍ２とＭ３の電位はダイオード（Ｄ
２またはＤ３）の順方向電圧降下分だけ相違する。
【００１９】従って、図２Ａと図３の構造は金属層ｉ
（ｉ＝１〜ｎ）と金属層Ｍ３の間に順方向バイアスされ
たダイオードに直列に保護ダイオードＤ１−ｉを提供す
る。接続すべき全ての金属はチップの上表面にあり、下
表面には接続されない。従って、リードフレームは容易
にＭ１−１〜Ｍ１−ｎ及びＭ３に接続される。何故なら
これらの金属は素子の同じ表面の同じレベルにあるから
である。
（ｉ＝１〜ｎ）と金属層Ｍ３の間に順方向バイアスされ
たダイオードに直列に保護ダイオードＤ１−ｉを提供す
る。接続すべき全ての金属はチップの上表面にあり、下
表面には接続されない。従って、リードフレームは容易
にＭ１−１〜Ｍ１−ｎ及びＭ３に接続される。何故なら
これらの金属は素子の同じ表面の同じレベルにあるから
である。
【００２０】本発明の別の実施例を図２Ｂ〜２Ｄにより
説明する。ここでは、金属層Ｍ３はチップの上表面の全
長にわたってのび、例えば、各ダイオードＭ１−１〜Ｍ
１−ｎがチップの縁に配置されるときはチップの中央を
のびる。
説明する。ここでは、金属層Ｍ３はチップの上表面の全
長にわたってのび、例えば、各ダイオードＭ１−１〜Ｍ
１−ｎがチップの縁に配置されるときはチップの中央を
のびる。
【００２１】図２Ｂは図２ＡのＢ−Ｂ断面で、金属層を
ふくまない素子の上面図である。この実施例では、領域
Ｐ１−１〜Ｐ１−ｎは素子の縁の２本の平行線にそって
配置される。拡散層Ｐ２は２つに分割され、一方（Ｐ２
−１）は図の右側にのび、他方（Ｐ２−２）は領域Ｐ１
−１〜Ｐ１−ｎの２列の間にのびる。同様に、拡散Ｎ２
は２つに分割され、Ｎ２−１は領域Ｐ１−１〜Ｐ１−ｎ
の２列の間にのび、Ｎ２−２は図の右側にのびる。
ふくまない素子の上面図である。この実施例では、領域
Ｐ１−１〜Ｐ１−ｎは素子の縁の２本の平行線にそって
配置される。拡散層Ｐ２は２つに分割され、一方（Ｐ２
−１）は図の右側にのび、他方（Ｐ２−２）は領域Ｐ１
−１〜Ｐ１−ｎの２列の間にのびる。同様に、拡散Ｎ２
は２つに分割され、Ｎ２−１は領域Ｐ１−１〜Ｐ１−ｎ
の２列の間にのび、Ｎ２−２は図の右側にのびる。
【００２２】当業者による種々の変更が可能で、例えば
領域Ｐ２−１とＮ２−１を省略してＰ２−２とＮ２−２
のみとしてもよい。
領域Ｐ２−１とＮ２−１を省略してＰ２−２とＮ２−２
のみとしてもよい。
【００２３】図２Ｃは図２Ａの断面で、金属層のみを示
す。図２Ｃにおいて、金属層Ｍ３は２列の金属層の列Ｍ
１−１〜Ｍ１−ｎの間にのびると共に図の右側にのび
る。右側の部分はオプションである。又、別のオプショ
ンとして、左側に、Ｐ２−１及びＮ２−１に対称に金属
層Ｍ３を配置してもよい。
す。図２Ｃにおいて、金属層Ｍ３は２列の金属層の列Ｍ
１−１〜Ｍ１−ｎの間にのびると共に図の右側にのび
る。右側の部分はオプションである。又、別のオプショ
ンとして、左側に、Ｐ２−１及びＮ２−１に対称に金属
層Ｍ３を配置してもよい。
【００２４】図２Ｄは図２Ａの底面図で、金属Ｍ２は省
かれている。領域Ｎ１は、上表面のＰ１とＰ２の全領域
の下部にのび、領域Ｐ３は上表面のＮ２の下部にのび
る。従って、Ｎ２−１の下にＰ３−１があり、Ｎ２−２
の下にＰ３−２がある。
かれている。領域Ｎ１は、上表面のＰ１とＰ２の全領域
の下部にのび、領域Ｐ３は上表面のＮ２の下部にのび
る。従って、Ｎ２−１の下にＰ３−１があり、Ｎ２−２
の下にＰ３−２がある。
【００２５】追加の層Ｐ２，Ｎ２，Ｐ３及びＭ３をもう
けることにより、金属層Ｍ３は実装工程を複雑化せずに
どのピンにも接続することができ、素子のケーシング工
程が簡略化される。従って、図２Ｃにおいて、ケースの
どのピンも糸により中央金属層Ｍ３に接続でき、同じチ
ップと同じリードフレームを使って、中央金属層Ｍ３に
接続するピンを交換するのみで、ユーザの特殊な要望に
応じることができる。
けることにより、金属層Ｍ３は実装工程を複雑化せずに
どのピンにも接続することができ、素子のケーシング工
程が簡略化される。従って、図２Ｃにおいて、ケースの
どのピンも糸により中央金属層Ｍ３に接続でき、同じチ
ップと同じリードフレームを使って、中央金属層Ｍ３に
接続するピンを交換するのみで、ユーザの特殊な要望に
応じることができる。
【００２６】実施例として、ケースＳＯ２０に１８個の
保護ダイオードをもつチップを実装した。チップのサイ
ズは１．５×３ｍｍで、厚さは０．３５ｍｍである。ダ
イオードの降伏電圧は１０ボルトである。半導体の導電
型は上述と逆で、基板１０はＰ型でドーピングレベル１
０17ａｔｏｍｓ／ｃｍ3 である。層Ｐ１，Ｐ２，Ｎ２，
Ｐ３（各々Ｎ型、Ｎ型、Ｐ型、Ｎ型）の表面濃度は全て
１０20ａｔｏｍｓ／ｃｍ3 の範囲内である。
保護ダイオードをもつチップを実装した。チップのサイ
ズは１．５×３ｍｍで、厚さは０．３５ｍｍである。ダ
イオードの降伏電圧は１０ボルトである。半導体の導電
型は上述と逆で、基板１０はＰ型でドーピングレベル１
０17ａｔｏｍｓ／ｃｍ3 である。層Ｐ１，Ｐ２，Ｎ２，
Ｐ３（各々Ｎ型、Ｎ型、Ｐ型、Ｎ型）の表面濃度は全て
１０20ａｔｏｍｓ／ｃｍ3 の範囲内である。
【００２７】
【発明の効果】素子の接続端子の全てが素子の上表面に
あり、共通端子Ｍ３をケースのどのピンにも接続するこ
とができ、リードフレームへの接続が容易であると共
に、ユーザの特殊な要望に応じることができる。
あり、共通端子Ｍ３をケースのどのピンにも接続するこ
とができ、リードフレームへの接続が容易であると共
に、ユーザの特殊な要望に応じることができる。
【図１Ａ】共通カソードをもつ保護ダイオードのアレイ
の回路を示す。
の回路を示す。
【図１Ｂ】図１Ａのダイオードアレイのモノリシック構
造の断面図である。
造の断面図である。
【図１Ｃ】図１Ｂのリードフレームに関する上面図であ
る。
る。
【図２Ａ】本発明によるダイオードアレイのモノリシッ
ク構造の図２ＢのＡ−Ａ断面である。
ク構造の図２ＢのＡ−Ａ断面である。
【図２Ｂ】図２ＡのＢ−Ｂにそった上面図である。
【図２Ｃ】図２Ａの素子に金属端子をもうけた構造の上
面図である。
面図である。
【図２Ｄ】図２ＡのＤ−Ｄにそった上面図である。
【図３】本発明による素子の等価回路である。
１，１０ 基板 Ｐ１−１〜Ｐ１−ｎ，Ｎ１，Ｐ２，Ｎ２，Ｐ３ 拡散領
域 Ｍ１−１〜Ｍ１−ｎ，Ｍ２，Ｍ３ 金属化層 Ｄ１−１〜Ｄ１−ｎ ダイオード
域 Ｍ１−１〜Ｍ１−ｎ，Ｍ２，Ｍ３ 金属化層 Ｄ１−１〜Ｄ１−ｎ ダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｅ
Claims (3)
- 【請求項１】 半導体ウェハー（１０）の垂直方向に構
成される保護ダイオードアレイを集積化した半導体素子
において、 ダイオードの第１電極（Ｐ１−１〜Ｐ１−ｎ）は素子の
第１表面の少なくともひとつの列にそって配列され、 前記第１表面には前記列のほぼ全長にわたってのびる接
続領域（Ｍ３）がもうけられ、その電位は素子の裏表面
の第２電極（Ｍ２）の電位にほぼ等しいことを特徴とす
る、モノリシックダイオードアレイ。 - 【請求項２】 第１導電型の半導体ウェハー（１０）
と、 該ウェハーの上表面にもうけられ、第１金属層（Ｍ１−
１〜Ｍ１−ｎ）をコートされる、複数の第１領域（Ｐ１
−１〜Ｐ１−ｎ）と、 前記ウェハーの上表面にもうけられる、第２導電型の第
２領域（Ｐ２）及び第１導電型の第３領域（Ｎ２）と、 第２領域と第３領域をコートする第２金属層（Ｍ３）
と、 基板の裏表面にもうけられ、第１及び第２領域と対向す
る第１導電型の第４領域（Ｎ１）と、 基板の裏表面にもうけられ、第３領域と対向する、第２
導電型の第５領域（Ｐ３）と、 裏表面金属層（Ｍ２）と、を有することを特徴とするモ
ノリシックダイオードアレイ。 - 【請求項３】 第１領域が素子の辺にそう少なくともひ
とつの線にそってもうけられ、第２及び第３の領域が前
記線に平行な線にそってのびる、請求項２記載のモノリ
シックダイオードアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9304586 | 1993-04-13 | ||
| FR9304586A FR2704094B1 (fr) | 1993-04-13 | 1993-04-13 | Réseau de diodes monolithique. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0799327A true JPH0799327A (ja) | 1995-04-11 |
| JP3785644B2 JP3785644B2 (ja) | 2006-06-14 |
Family
ID=9446200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09545694A Expired - Fee Related JP3785644B2 (ja) | 1993-04-13 | 1994-04-11 | 半導体素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5559361A (ja) |
| EP (1) | EP0620596B1 (ja) |
| JP (1) | JP3785644B2 (ja) |
| DE (1) | DE69412327T2 (ja) |
| FR (1) | FR2704094B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872386A (en) * | 1995-07-17 | 1999-02-16 | Sii R&D Center Inc. | Wafer layout of semiconductor device |
| FR2779292B1 (fr) * | 1998-05-27 | 2000-09-29 | Sgs Thomson Microelectronics | Association de diodes en serie |
| JP2002289879A (ja) | 2001-03-27 | 2002-10-04 | Toshiba Corp | ダイオード |
| US7057256B2 (en) | 2001-05-25 | 2006-06-06 | President & Fellows Of Harvard College | Silicon-based visible and near-infrared optoelectric devices |
| US7442629B2 (en) | 2004-09-24 | 2008-10-28 | President & Fellows Of Harvard College | Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate |
| US6797992B2 (en) * | 2001-08-07 | 2004-09-28 | Fabtech, Inc. | Apparatus and method for fabricating a high reverse voltage semiconductor device |
| US20050269695A1 (en) * | 2004-06-07 | 2005-12-08 | Brogle James J | Surface-mount chip-scale package |
| US8212327B2 (en) * | 2008-03-06 | 2012-07-03 | Sionyx, Inc. | High fill-factor laser-treated semiconductor device on bulk material with single side contact scheme |
| JP2010098189A (ja) * | 2008-10-17 | 2010-04-30 | Toshiba Corp | 半導体装置 |
| US9673243B2 (en) | 2009-09-17 | 2017-06-06 | Sionyx, Llc | Photosensitive imaging devices and associated methods |
| US9911781B2 (en) | 2009-09-17 | 2018-03-06 | Sionyx, Llc | Photosensitive imaging devices and associated methods |
| US8692198B2 (en) | 2010-04-21 | 2014-04-08 | Sionyx, Inc. | Photosensitive imaging devices and associated methods |
| CN103081128B (zh) | 2010-06-18 | 2016-11-02 | 西奥尼克斯公司 | 高速光敏设备及相关方法 |
| US9496308B2 (en) | 2011-06-09 | 2016-11-15 | Sionyx, Llc | Process module for increasing the response of backside illuminated photosensitive imagers and associated methods |
| JP2014525091A (ja) | 2011-07-13 | 2014-09-25 | サイオニクス、インク． | 生体撮像装置および関連方法 |
| US9064764B2 (en) | 2012-03-22 | 2015-06-23 | Sionyx, Inc. | Pixel isolation elements, devices, and associated methods |
| WO2014127376A2 (en) | 2013-02-15 | 2014-08-21 | Sionyx, Inc. | High dynamic range cmos image sensor having anti-blooming properties and associated methods |
| US9939251B2 (en) | 2013-03-15 | 2018-04-10 | Sionyx, Llc | Three dimensional imaging utilizing stacked imager devices and associated methods |
| WO2014209421A1 (en) | 2013-06-29 | 2014-12-31 | Sionyx, Inc. | Shallow trench textured regions and associated methods |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1108778A (en) * | 1965-09-13 | 1968-04-03 | Associated Semiconductor Mft | Improvements in and relating to methods of manufacturing semiconductor devices |
| US3913216A (en) * | 1973-06-20 | 1975-10-21 | Signetics Corp | Method for fabricating a precision aligned semiconductor array |
| DE3435751A1 (de) * | 1984-09-28 | 1986-04-10 | Siemens AG, 1000 Berlin und 8000 München | Integrierte halbleiterschaltung in komplementaerer schaltungstechnik mit ueberspannungsschutz-struktur |
| FR2623663B1 (fr) * | 1987-11-24 | 1990-04-13 | Sgs Thomson Microelectronics | Assemblage monolithique de diodes de protection et systemes de protection |
| JP2513010B2 (ja) * | 1988-12-27 | 1996-07-03 | 日本電気株式会社 | 半導体集積回路の入力保護装置 |
| US5278101A (en) * | 1989-06-28 | 1994-01-11 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JPH03124056A (ja) * | 1989-10-06 | 1991-05-27 | Fujitsu Ltd | 保護素子 |
| FR2687009B1 (fr) * | 1992-01-31 | 1994-04-29 | Sgs Thomson Microelectronics | Composant de protection pour circuit automobile. |
| FR2689317B1 (fr) * | 1992-03-26 | 1994-06-17 | Sgs Thomson Microelectronics | Circuit integre constituant un reseau de diodes de protection. |
-
1993
- 1993-04-13 FR FR9304586A patent/FR2704094B1/fr not_active Expired - Fee Related
-
1994
- 1994-03-22 US US08/216,585 patent/US5559361A/en not_active Expired - Lifetime
- 1994-04-11 DE DE69412327T patent/DE69412327T2/de not_active Expired - Fee Related
- 1994-04-11 JP JP09545694A patent/JP3785644B2/ja not_active Expired - Fee Related
- 1994-04-11 EP EP94410026A patent/EP0620596B1/fr not_active Expired - Lifetime
-
1995
- 1995-06-07 US US08/479,953 patent/US5631181A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5559361A (en) | 1996-09-24 |
| FR2704094A1 (fr) | 1994-10-21 |
| EP0620596A1 (fr) | 1994-10-19 |
| DE69412327T2 (de) | 1998-12-24 |
| EP0620596B1 (fr) | 1998-08-12 |
| JP3785644B2 (ja) | 2006-06-14 |
| FR2704094B1 (fr) | 1995-07-07 |
| US5631181A (en) | 1997-05-20 |
| DE69412327D1 (de) | 1998-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060228 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100331 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110331 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110331 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |