JPH0799440A - 高周波内部クロックを有するロジックアレイを備える状態マシン構造、回路及びモノリシック構造 - Google Patents

高周波内部クロックを有するロジックアレイを備える状態マシン構造、回路及びモノリシック構造

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JPH0799440A
JPH0799440A JP3100342A JP10034291A JPH0799440A JP H0799440 A JPH0799440 A JP H0799440A JP 3100342 A JP3100342 A JP 3100342A JP 10034291 A JP10034291 A JP 10034291A JP H0799440 A JPH0799440 A JP H0799440A
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アンドリュ・シー・グラハム
Michael G France
マイケル・ジー・フランス
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ロバート・シー・バード
Mark E Fitzpatrick
マーク・イー・フィッツパトリック
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Abstract

(57)【要約】 【目的】 ロジックアレイチップ等からなる状態マシン
に加えられたクロック信号の１クロックサイクルの間に
チップに加えられる外部入力信号のセットにより、チッ
プの内部クロックジェネレータの周波数及びロジックア
レイのプログラムされた接続に応じて、ロジックアレイ
チップの内部に於て多数のシーケンシャルオペレーショ
ンを行うことができる等高いフレキシビリティを得る。 【構成】 状態マシンが、それ自身に供給される外部基
準クロックよりも高速で作動可能なＰＬＬクロックジェ
ネレータを有するように構成される。状態マシンの出力
端子の信号が、外部基準クロックとは異なる速度をもっ
て更新されるように、ＰＬＬの出力が、状態マシンに接
続されたレジスタを選択された速度をもってトリガする
ために用いられる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はロジックアレイ或いは状
態マシンに関し、特に１つまたは複数の入力信号に応答
するプログラマブル出力状態を有する出力信号を発生す
るためのプログラマブルロジックアレイに関する。
【従来の技術】プログラマブルロジックアレイは当該技
術分野に於て良く知られている。一般に、プログラマブ
ルロジックアレイは、ロジックアレイチップの入力端子
にプログラマブルに接続された入力を有する第１のＡＮ
Ｄゲートアレイからなる。ＡＮＤアレイを形成するＡＮ
Ｄゲートの出力は、ＯＲアレイの入力に対してプログラ
マブルに或いはプログラマブルでない態様をもって接続
される。ＯＲアレイの出力が、プログラマブルチップの
出力端子に接続され、出力端子から発生する信号が、チ
ップの入力端子に加えられた複数の入力信号の商の和と
なる。このような基本的な形式のプログラマブルロジッ
クアレイ回路により極めて多数種類のロジックファンク
ションを得ることができる。
【０００２】このようなプログラマブルロジックアレイ
回路の一例が、米国特許第４，１２４，８９９号明細書
に記載されている。
【０００３】この米国特許に記載されている基本的なプ
ログラマブルロジックアレイの設計の変更例としては、
１９８９年４月に発行されたＧＡ２３ＳＶ８データブッ
クに記載された、Ｇａｚｅｌｌｅ Ｍｉｃｒｏｃｉｒｃ
ｕｉｔ， Ｉｎｃ．社によるモデルＧＡ２３ＳＶ８プロ
グラマブルシーケンサがある。このシーケンサは、この
技術分野に於て埋設レジスタ（ｂｕｒｉｅｄ ｒｅｇｉ
ｓｔｅｒ）として知られており、その入力は、ＯＲアレ
イの出力に接続され、内部フィードバックパスを形成す
るように、その出力がＡＮＤアレイの入力にプログラマ
ブルに接続されている。モデルＧＡ２３ＳＶ８シーケン
サに於ては、これらの埋設レジスタがＤフリップフロッ
プからなる。従ってこれらの埋設レジスタの出力は、ロ
ジックアレイチップの入力端子に加えられる入力信号と
同様に処理される。
【０００４】ＧＡ２３ＳＶ８に設けられたクロックされ
た出力レジスタは、ＯＲアレイからの対応する出力信号
を受け、ロジックアレイチップの対応する出力端子に向
けてバッファを介して信号を出力する。出力端子に於て
得られる出力信号は、更に、ロジックアレイにもフィー
ドバックされ、ＡＮＤアレイに対する追加の入力信号に
として取り扱われる。ＧＡ２３ＳＶ８シーケンサに於て
は、これらの出力レジスタは、Ｄフリップフロップから
なる。
【０００５】埋設及び出力レジスタの、知られている１
つの応用は、それらをカウンタとして構成（Ｃｏｎｆｉ
ｇｕｒｅ）することからなり、この場合、ロジックアレ
イは、１つまたは複数のレジスタの出力が、カウンタに
より実行されるカウント動作の数に対応するＡＮＤアレ
イに対する入力信号を提供するようにプログラムされ
る。例えば、入力信号が８をカウントした後にハイとな
るのが好ましい場合がある。従って、ロジックアレイ
は、レジスタがバイナリカウンタとして機能するように
プログラムされ、対応するレジスタの出力が、ＡＮＤア
レイの入力に対して加えられ８個目のカウントがなされ
る度に信号を発生する。
【０００６】モデルＧＡ２３ＳＶ８シーケンサ及び市販
されている多くのプロクラマブルロジックデバイス（Ｐ
ＬＤ）製品に於ては、プログラマブルロジックアレイチ
ップ内に於ける全てのレジスタに対して、共通の外部か
ら得られクロックパルスを供給することにより、全ての
レジスタが同時に状態を変更し或いは更新されるようし
ている。
【０００７】単一のクロック信号を全てのレジスタに対
して接続しないＰＬＤの１つの例として、ＡＭＤ（Ａｄ
ｖａｎｃｅ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ， Ｉｎ
ｃ．）社により市販されているモデルＰＡＬ２０ＲＡ１
０がある。モデルＰＡＬ２０ＲＡ１０に於ては、各レジ
スタが、それぞれのタイミングを選択的に制御するため
にロジックアレイの別個の出力に接続されたクロック入
力端子を有する。レジスタの最大クロック周波数は、ロ
ジックアレイを介してレジスタのクロック入力に加えら
れる、外部から得られた入力信号の周波数である。
【０００８】出力レジスタをクロックするために、高速
内部クロック信号を用いる１つの回路としては、ＡＭＤ
によるモデルＡｍ２９７１ＰＥＧ（Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｅｖｅｎｔ Ｇｅｎｅｒａｔｏｒ）がある。モ
デルＡｍ２９７１は、出力レジスタをクロックするため
のクロック信号を発生するために、ＰＬＬを用いてい
る。出力レジスタも、アドレス信号を、プログラマブル
リードオンリメモリ（ＰＲＯＭ）にフィードバックする
ために用いられる。フィードバック信号は、更に、ＰＲ
ＯＭにデコードされ、対応するアドレスに含まれている
データが出力レジスタに供給される。データの一部がＰ
ＥＧの出力端子に供給され、そのデータの一部が、ＰＲ
ＯＭに於けるデータをアドレスするためのアドレス信号
として用いられる。しかしながら、ＰＲＯＭは、出力レ
ジスタを用いるために用いられるＰＬＬの位相を制御す
るためのフィードバック信号を発生することができない
ことから、ＰＲＯＭの出力信号は、ＰＬＬに加えられた
外部クロック基準信号に対して同期していない。従っ
て、Ａｍ２９７１は、その出力信号の遷移が、外部基準
信号の遷移に対して同期してなければならないような用
途には適していない。
【０００９】
【発明が解決しようとする課題】そこで本発明者は内部
クロック信号を用いる内部レジスタをクロックする能力
を備えるモノリシックロジックアレイ回路に対する要望
が満たされていないことに着目した。従来の技術に基づ
くモノリシックロジックアレイ回路は、ロジックアレイ
チップに加えられた外部クロックパルスよりも速い周波
数をもってレジスタをクロックすることにより得られる
後記するような多数の利点のいずれをも提供することが
できない。
【００１０】
【課題を解決するための手段】レジスタを用いるモノリ
シックロジックアレイ回路或いは状態マシンのフレキビ
リティは、チップに加えられる外部クロック信号よりも
高い周波数を有するクロックジェネレータをチップに内
蔵させることにより、大幅に改善することができる。チ
ップ内のクロック信号ジェネレータにより得られたクロ
ック信号は、チップ内のレジスタをそれぞれ所定の速度
をもって、内部埋設レジスタ及び出力レジスタが、ロジ
ックアレイに対して入力信号を供給し或いはアレイから
信号を出力するのを可能にする。
【００１１】従って、本発明によれば、チップに加えら
れたクロック信号の１クロックサイクルの間にチップに
加えられる外部入力信号のセットにより、チップの内部
クロックジェネレータの周波数及びロジックアレイのプ
ログラムされた接続に応じて、ロジックアレイチップの
内部に於て多数のシーケンシャルオペレーションを行う
ことができる。
【００１２】このようなデバイスは、例えばユーザによ
り１０メガヘルツのクロック信号をチップの入力ピンに
加え、チップの内部のレジスタに対して加えられるべき
５００メガヘルツの内部クロックを形成させることがで
きる。従って、内部レジスタを、５００メガヘルツもの
高速をもって新たなデータにより更新させることができ
る。これらのレジスタの出力を、ロジックアレイの入力
に対して加え得ることから、ロジックアレイは、チップ
に加えられる各外部クロックパルスごとに各５０回のオ
ペレーションを行うことができる。
【００１３】好適実施例に於ては、外部クロック信号を
基準信号として用い、かつ外部レジスタから得られた信
号をこの基準信号と比較するためのフィードバック信号
として用いるＰＬＬにより、内部クロックが形成され
る。ロジックアレイをプログラムすることにより、内部
クロックは、広い範囲の周波数をもって作動するように
自由に定めることが可能となる。
【００１４】この新規な構造の極めて重要な用途として
は、マルチフェーズクロックバッファがある。マルチフ
ェーズクロックバッファに於ては、チップの様々な出力
が、チップにクロック信号が加えられるのと同一の速度
をもって状態変化を行うが、チップの出力及びこれらの
出力に接続されたデバイスの出力間の伝達遅れを補償す
るように、個々に選択された遅れを伴うようにすること
ができる。チップに加えられる外部クロック信号よりも
大幅に高い周波数を有する内部クロックを用いなけれ
ば、チップのクロック信号出力の全てが、外部クロック
信号に従い、同時に状態変化を行う必要があることか
ら、このようなマルチフェーズクロックファンクション
が不可能となる。
【００１５】この新規なデバイスの別の用途は、ＤＲＡ
Ｍコントローラに見い出され、この場合、選択されたパ
ルス幅、パルス速度及び位相を有するタイミング信号が
ＤＲＡＭの様々な動作を制御するために生成される。
【００１６】この新規なデバイスの別の用途としては、
クロックマルチプルジェネレータ、マルチ出力波形ジェ
ネレータ及び低スキュークロックバッファなどがある。
【００１７】このデバイスの１つの実施例の新規な特徴
としては、モノリシックロジックアレイ内に於て、埋設
状態レジスタの入力及び出力をＡＮＤアレイに直接接続
することがある。従来技術に於ては、埋設レジスタは、
加算（ＯＲ）アレイの出力に接続された入力と、商（Ａ
ＮＤ）アレイに接続された出力とを有していた。本発明
のこの新規な特徴によれば、埋設レジスタが、加算アレ
イに接続された場合よりも、大幅な早い速度をもって機
能することができる。
【００１８】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
【００１９】図１は、プログラマブルＡＮＤアレイ１０
を用いる本発明の１つの実施例を示し、これは、米国特
許第４，１２４，８９９及び同第４，７５８，７４６号
及びＧＡ２３ＳＶ８データシートに記載されているよう
な、任意の形式のプログラマブルＡＮＤアレイ或いはそ
のロジック的に等価なデバイスからなるものであって良
い。
【００２０】１つのＡＮＤアレイ１０及び１つのＯＲア
レイ３０が図１に示されているが、、ＡＮＤ及びＯＲゲ
ート以外のものをド・モルガンの定理に基づいて形成さ
れたＯＲアレイに接続されたＡＮＤアレイのロジック的
に等価なものであって良い。例えば、好適実施例に於て
は、ＡＮＤアレイ１０の後段にＯＲアレイ３０を設けて
なる構造は、図２ａに於ては、ブロック５８、５９によ
り示されたロジック記号により表わされる回路を用いて
構成されている。この回路は、図２ｂに示されるように
ＯＲゲートの後段にＡＮＤゲートを設けてなる構造とロ
ジック的に等価である。
【００２１】ロジックアレイチップが特定の用途のため
に製造された場合、ＡＮＤアレイ１０は、製造過程中に
おいてマスク或いはレーザプログラムされたものであっ
て良い。この回路がユーザによりプログラムされるべき
ものである場合には、ＡＮＤアレイ１０をフィールドプ
ログラマブルとすることもできる。ＡＮＤアレイ１０に
おける複数のゲートのいずれかの入力に対して入力バッ
ファ２０、２１、２２がプログラム可能に接続されてお
り、これらのバッファの入力が入力端子２３、２４、２
５にそれぞれ接続されている。特定の用途に応じて、よ
り多数の或いはより少数の端子を用いることもできる。
機能的には、ＡＮＤアレイ１０の出力は、ＡＮＤアレイ
１０内に於て、プログラムされた接続構造に基づきＡＮ
Ｄアレイに加えられた入力信号に対する種々のロジック
処理の結果として得られるものである。
【００２２】ＡＮＤアレイ１０内の選択されたゲートの
出力が、ＯＲアレイ３０内のゲートのアレイに対して加
えられることにより、ＡＮＤアレイ１０内のゲートの出
力の任意のものを加算する機能が果される。ＡＮＤアレ
イ１０内のゲート及びＯＲアレイ３０内のゲート間の接
続は、固定されたものでも或いはプログラム可能なもの
であっても良い。更に、ＡＮＤアレイ１０内の任意の数
のゲートからの出力ラインを、埋設レジスタ４０として
ブロック図により示された埋設レジスタの入力に対して
プログラマブルに接続することができる。ＡＮＤアレイ
出力ライン４１〜４４は、それぞれ、対応する埋設レジ
スタの入力端子に直接接続されている。各埋設レジスタ
４０は、そのクロック入力４６に対してクロックパルス
が加えられる度ごとに、対応するＡＮＤアレイ出力ライ
ン４１〜４４に於ける信号に応答する。
【００２３】別の実施例としてＯＲアレイ３０が、ＡＮ
Ｄアレイ１０により得られた商に対して加算動作を行
い、埋設レジスタ４０に対して加えられるべき出力ライ
ン４１〜４４上に商の和を出力するように拡張されたも
のであって良い。しかしながら、埋設レジスタ４０の入
力端子をＡＮＤアレイ１０の出力に対して直接接続しな
いことにより、幾分かの遅れ時間及び静電容量負荷を発
生させ、場合によっては埋設レジスタ４０の最大クロッ
ク速度を低下させることもできる。従って、意図される
用途に応じて、埋設レジスタ４０をＯＲアレイ３０に接
続し、或いは接続しないようにすることができる。
【００２４】埋設レジスタ４０クロック入力４６に加え
られるクロックパルスは、チップの内部に設けられたク
ロックジェネレータ４７により生成され、クロックジェ
ネレータ４７より生成されたクロック信号は、ＣＬＫ２
と呼ばれる図１に示された例に於て、クロックジェネレ
ータ４７は、ロジックアレイチップの入力ピンに加えら
れる外部共通クロック信号ＣＬＫ１を基準信号として用
いる。ＰＬＬ４７に加えられるフィードバック信号は、
ＣＬＫ２信号により分割されたものであって良く、その
場合、ＰＬＬ（位相ロックグループ）からなる分割され
たＣＬＫ２信号は、クロック信号ＣＬＫ１と同位相に保
つように保持される。多くの用途に於て、クロック信号
ＣＬＫ２は、外部クロック信号ＣＬＫ１よりも高い周波
数を有するが、クロック信号ＣＬＫ２が、クロック信号
ＣＬＫ１よりも低い周波数を有するものとすることもの
できる。後者の場合に於て、ＰＬＬ４７に供給されるフ
ィードバック信号は逓倍（Ｍｕｔｉｐｌｙ）されたＣＬ
Ｋ２信号からなる。
【００２５】或る実施例に於て、埋設レジスタ４０は、
Ｔフリップフロップとして構成された個々のＪ−Ｋフリ
ップフロップからなり、Ｔフリップフロップの出力は、
入力信号が論理１であって、かつクロックパルスがＴフ
リップフロップのクロック入力に加えられた時に、その
状態を変化させる。このＴフリップフロップは、用途に
よっては有用なものであるが、他の用途に於ては、Ｔフ
リップフロップとして構成されたものに代えて、Ｄフリ
ップフロップ、Ｒ−Ｓフリップフロップ或いはＪ−Ｋフ
リップフロップなどの他の形式のフリップフロップを埋
設レジスタとして用いることもできる。
【００２６】埋設レジスタブロック４０内の埋設レジス
タのそれぞれの出力は、ＡＮＤアレイ１０のゲートの入
力にプログラマブルに接続されており、埋設レジスタの
出力を、端子２３〜２５に加えられた入力信号の任意の
もの或いは埋設レジスタの他の出力の任意のものに対し
てＡＮＤ処理を行なうことができる。
【００２７】埋設レジスタブロック４０内の埋設レジス
タが内部クロック信号ＣＬＫ２の周波数に従ってトリガ
されることから、ＡＮＤアレイ１０は、クロック信号Ｃ
ＬＫ２のクロック速度をもって状態を変化させる入力信
号を備えているものであって良い。従ってＡＮＤアレイ
１０及びＯＲアレイ３０の出力も、ＣＬＫ２のクロック
速度をもって状態変化することができる。
【００２８】ＯＲアレイ３０内のＯＲアレイゲートの出
力は、出力レジスタブロック４８内の出力レジスタの対
応する端子に加えられる。これらの出力レジスタは、Ｋ
−フリップフロップなど特定の用途に適する任意の形式
のフリップフロップからなるものであって良い。出力レ
ジスタは、クロック信号２に従いトリガされ、出力端子
５０〜５３に加えられた出力信号は、クロック信号ＣＬ
Ｋ２のクロック速度をもって更新される。或る実施例に
於ては、出力バッファ５４〜５７が出力レジスタ４８及
び出力端子５０〜５３間にそれぞれ接続されている。
【００２９】図３は、周期的な制御信号を生成するため
に、特に有用な、図１の回路の具体的な実施例を示して
いる。図３に於いて、図１に於ける埋設レジスタがＪ−
Ｋフリップフロップ６０〜６５として示されているが、
これらのフリップフロップは、Ｄフリップフロップなど
任意の形式のフリップフロップからなるものであって良
い。ＡＮＤアレイ１０から出力信号は、Ｊ−Ｋフリップ
フロップ６０〜６５のＪ及びＫ入力に加えられ、各Ｊ−
Ｋフリップフロップ６０〜６５のＱ出力が、対応するバ
ッファ手段６７〜７２を介してＡＮＤアレイ１０の入力
に加えられる。図３に示された実施例に於いて、バッフ
ァ６７〜７２は、反転出力
【外１】 及び非反転出力Ｑを供給する。別の実施例に於いては、
各Ｊ−Ｋフリップフロップ６０〜６５は、Ｑ及び
【外２】 出力を有し、必要に応じて各Ｑ、
【外３】 出力に対して別個のバッファを接続することができる。
【００３０】ＡＮＤアレイ１０は、Ｊ、Ｋ入力信号を同
一レベルにすることにより、Ｊ−Ｋフリップフロップ６
０〜６５をＴフリップフロップとして構成するようにプ
ログラムされている。
【００３１】ＡＮＤアレイ１０またはＯＲアレイ３０の
追加の出力は、３状態バッファ、その他のロジックアレ
イ回路中に於て従来から用いられている任意のものを制
御するなど、他の目的に用いることもできる。
【００３２】埋設レジスタ６０〜６５のクロック入力の
それぞれには、ＰＬＬ７８により生成されたクロック信
号ＣＬＫ２が加えられ、このＰＬＬはＶＣＯ８０を含
み、該ＶＣＯは、その入力に加えられたＤＣ電圧に依存
する周波数を有するパルス列を生成する。ＶＣＯ８０の
入力とチャージポンプ９８の出力との間には、フィルタ
手段８２が接続され、ＡＣ信号を除去し、ＶＣＯ８０に
加えられたＤＣ電圧を維持する。クロックバッファ８３
は、ＶＣＯ８０の出力をバッファする。
【００３３】ＶＣＯ８０の出力速度を所定値に保持する
ために、ＶＣＯ８０の出力は、ＰＬＬ７８の入力に対し
て加えられるべきフィードバック信号を生成するための
適当な手段により分割される。これは、このフィードバ
ック信号を、システムの外部に生成されたクロックなど
の基準クロックと比較するためである。図３に示された
実施例に於ては、基準クロックが、ＰＬＬ基準端子９０
に接続されており、フィードバック信号がＰＬＬフィー
ドバック端子９２に加えられている。これらの２つの信
号は、バッファ手段９０、９５によりバッファされ、位
相比較器９６を用いて互いに比較される。比較器９６
が、基準端子９０に加えられた信号の周波数または位相
が、フィードバック端子９２に加えられた信号のものと
異なることを見出した場合には、比較器９６は、対応す
るＵＰ、ＤＯＷＮ出力端子にアップ或いはダウン信号を
供給し、チャージポンプ９８によってフィルタ手段８２
の出力が高められたり低められたりするようにして、Ｖ
ＣＯ８０の出力信号を変化させ、フィードバック信号を
基準信号に適合させる。好適実施例に於ては、チャージ
ポンプ９８と比較器９６との間にトランスレータ回路９
７が設けられ、小電圧振幅相補入力信号を大振幅ＴＴＬ
信号に変換させる。
【００３４】或る実施例に於ては、フィルター手段８２
が、端子９０、９２に対して加えられる入力信号周波数
の範囲に適合するように、可変形式のものにより構成さ
れている。図３に示されたＰＬＬ７８の代わりに任意の
ＰＬＬを用いることができる。位相比較器９６は、米国
特許出願第５０５，８５６号明細書に記載されているも
のからなるものであって良く、チャージポンプ９８は、
米国特許第５０６，４１８号明細書及び同第５０５，８
５８号明細書に開示されたものであって良く、トランス
レータ回路９７は、米国特許第５０５，８５２号明細書
に記載されたものであって良く、それらの詳細について
は、これらの米国特許出願明細書を参照されたい。
【００３５】図３に於いては、図１においてＯＲアレイ
３０として示されるＯＲアレイが固定された機能を有す
るＯＲゲート１００〜１２０からなり、それぞれ２つの
入力を有し、各入力は、ＡＮＤアレイ１０の対応するゲ
ートの出力に接続されている。ＯＲゲート１００〜１１
２中の各ＯＲゲートは、出力レジスタとして用いられて
いる。Ｊ−Ｋフリップフロップ１３０〜１３５の対応す
るもののＪまたはＫ入力に接続されている。各Ｊ−Ｋフ
リップフロップ１３０〜１３５のクロック入力端子に
は、ＶＣＯ８０の出力（ＣＬＫ２）が加えられる。
【００３６】ＯＲゲート１１３〜１１８中の各ＯＲゲー
トは、埋設レジスタとして用いられているＪ−Ｋフリッ
プフロップ６０〜６５の対応するもののＫ入力に接続さ
れており、ライン１２２〜１２８は、ＡＮＤアレイ１０
から、Ｊ−Ｋフリップフロップ６０〜６５の対応するも
ののＪ入力に接続されている、各Ｊ−Ｋフリップフロッ
プ６０〜６５のクロック入力端子には、ＶＣＯ８０の出
力（ＣＬＫ２）が加えられる。この実施例に於ては、Ｊ
−Ｋフリップフロップ６０〜６５がＴフリップフロップ
として機能するように、ＡＮＤアレイ１０を適当に構成
することにより、Ｊ−Ｋフリップフロップ６０〜６５の
Ｊ及びＫ入力が通常同一レベルを有するようにされてい
る。Ｊ−Ｋフリップフロップ６０〜６５をリセットする
ために、ＯＲゲート１１３〜１１８を用い、ロー信号が
Ｊ入力に加えられる間に、ハイ信号がＫ入力に加えられ
るようにしている。このリセット構造が不要の場合に
は、ＯＲゲート１１３〜１１８を省略することができ
る。
【００３７】全てのレジスタ入力信号がＯＲアレイを通
過するようなデバイスを構成したいと望むような場合に
は、ライン１２２〜１２８に、追加のＯＲゲートを挿入
することができる。
【００３８】Ｊ−Ｋフリップフロップ６０〜６５をリセ
ットするために、フリップフロップ６０〜６５の入力に
加えられるリセット信号は、Ｄフリップフロップまたは
その他の形式のフリップフロップからなるものであって
良いエンドカウントレジスタ１４５を組み込むことによ
り生成することができる。ＡＮＤアレイ１０のプログラ
ムにより所定のクロックカウントを検出した時に、カウ
ンタレジスタ１４５がバッファ１４７を介してＡＮＤア
レイ１０に入力信号を供給する。この信号はＡＮＤアレ
イ１０及び適当なＯＲゲートの作用を受け、Ｊ−Ｋフリ
ップフロップ６０〜６５をリセットするために、Ｊ−Ｋ
フリップフロップ６０〜６５のいずれかのＫ入力に対し
てハイ信号を与え、対応するＪ入力に対してロー信号を
与える。ライン１２８は、エンドカウンタレジスタ１４
５をＡＮＤアレイ１０の出力に接続する。複数のエンド
カウンタ１４５が必要な場合には、ＯＲゲートをライン
１２８に挿入しておくことができる。
【００３９】ＯＲアレイは、任意の数の入力を有する機
能的ＯＲゲートの任意の組合せを含むものであって良
く、かつプログラム或いは非プログラマブルであって良
い。
【００４０】出力バッファ１５０〜１５５は、Ｊ−Ｋフ
リップフロップ１３０〜１３５のＱ出力を、ロジックア
レイチップの対応する出力端子１５６〜１６１に対して
接続する。別の実施例に於いては、Ｊ−Ｋフリップフロ
ップ１３０〜１３５は、対応する出力端子１５６〜１６
１に対してプログラマブルに接続されたものであって良
いＱ及び
【外４】 出力を有する。更に別の実施例に於いては、出力バッフ
ァ１５０〜１５５は、対応する出力端子１５６〜１６１
に対して、反転した非反転の或いはディスエーブルされ
た出力を供給するべくプログラムされたものであって良
い。信号を出力端子に接続するために、事実上、任意の
公知技術をロジック回路に対して適用することができ
る。特定の実施例の構造は、ロジック回路のために意図
された用途に依存する。
【００４１】Ｊ−Ｋフリップフロップ１６６のＱ出力
は、後記するようにロジックアレイチップに対して加え
られるべく外部にて生成された入力信号をラッチするた
めの別個のイネーブル信号として用いられる。ＯＲゲー
ト１１９、１２０は、Ｊ−Ｋフリップフロップ６６をＡ
ＮＤアレイ１０に接続する。図３に示された実施例に於
いては、Ｄフリップフロップ１７０、１７１が、それぞ
れラッチ１７４、１７５のＱ出力に接続されたＤ入力を
有する。Ｄフリップフロップ１７０、１７１のクロック
入力端子がクロック信号ＣＬＫ２に接続されていること
により、Ｄフリップフロップ１７０、１７１のＱ出力の
状態変化のいずれもが、他の全てのレジスタの状態変化
と同時に引き起される。しかしながら、ラッチ１７４、
１７５のイネーブル信号入力端子は、Ｊ−Ｋフリップフ
ロップ１６６のＱ出力に接続され、Ｊ−Ｋフリップフロ
ップ１６６のＱ出力は、ＡＮＤアレイ１０を適切にプロ
グラミングすることにより選択された、ＣＬＫ２により
も低い速度をもって、かつ基準信号サイクルの任意の期
間に於てトリガを行うことができる。このようにしてラ
ッチ１７４、１７５の入力に加えられた外部から得られ
入力信号は、Ｊ−Ｋフリップフロップ１６６のＱ出力の
ハイレベルがラッチ１７４、１７５のイネーブル入力端
子に加えられた時に、Ｄフリップフロップ１７０、１７
１の入力に加えられるのみである。
【００４２】Ｊ−Ｋフリップフロップ１６６のＱ出力
が、ラッチ１７４、１７５のイネーブル入力端子に加え
られることから、ラッチ１７４、１７５がイネーブルさ
れる前、に、ラッチ１７４、１７５に加えられる入力信
号が安定化するように、ユーザによってＪ−Ｋフリップ
フロップ１６６のＱ出力のタイミング定めるのが理想的
である。これによって、Ｄフリップフロップ１７０、１
７１に対する入力は、Ｄフリップフロップ１７０、１７
１の不安定状態を回避するために、Ｄフリップフロッ
プ、１７１のクロック端子に対してＣＬＫ２クロックパ
ルスが加えられた時に、Ｄフリップフロップ１７０、１
７１に対する入力が確実に安定化される。このようにし
てＤフリップフロップ１７０、１７１に関連するラッチ
１７４、１７５は、ＡＮＤアレイ１０に加えられる信号
が十分にハイまたは十分にローであるように作用する。
【００４３】Ｄフリップフロップ１７０、１７１の不安
定状態を回避するために、任意の形式の同期手段をラッ
チ１７４、１７５に代えて用いることができる。例え
ば、Ｄフリップフロップ１７０、１７１の不安定状態の
発生の可能性を減少させるために、ラッチ１７４、１７
５に代えて、ＣＬＫ２の速度をもってクロックされた一
連のフリップフロップを用いることもできる。更に、所
望に応じて、Ｄフリップフロップ１７０、１７１を省略
し、ラッチし１７４、１７５の出力がＡＮＤアレイ１０
に直接加えられるようすることもできる。
【００４４】Ｄフリップフロップ１７０、１７１のＱ出
力は、バッファ１７６、１７７を介してＡＮＤアレイ１
０の入力に接続される。別の実施例に於ては、Ｄフリッ
プフロップ１７０のＱ及び
【外５】 出力は、直接またはバッファを介してＡＮＤアレイに加
えられる。
【００４５】このように、図３に示された構造によりＡ
ＮＤアレイ１０に加えられた全ての入力信号が、ＣＬＫ
２の速度をもってＡＮＤアレイに対して信頼性高くクロ
ックされる。
【００４６】意図される用途に応じて、フリップフロッ
プ１７０、１７１及びラッチ１７４、１７５に対応する
ように任意の数の入力レジスタを用いることができる。
図３の回路の様々な応用やラッチ１７４、１７５に対す
る入力信号については、図４〜８を参照して以下に詳し
く説明する。
【００４７】ＰＬＬ７８のフィードバック端子９２に加
わるフィードバック信号は、ロジックアレイチップの任
意の出力端子１５６〜１６１またはチップ内部に設けら
れた任意の端子から得ることができる。例えば、クロッ
ク信号ＣＬＫ２が例えば外部クロック信号からなる基準
端子９０に加えられた基準信号の周波数の８倍の周波数
を有するものとすると、ＡＮＤアレイ１０は、下から４
番目の桁のビットについてのカウンタに引起されるよう
に、クロック信号ＣＬＫ２の８パルス毎に出力端子１５
６が状態変化させるように構成されたものであって良
い。出力端子１５６の信号は、基準端子９２に加えられ
る基準信号に同期するように、ＰＬＬ７８のフィードバ
ック端子９２に接続される。
【００４８】図３に示されたロジックアレイ１０は、少
くとも図４〜８について言及された用途のためのロジッ
クアレイをチップを構成するために、当業者であれば、
マスク、レーザその他フィールドプログラミングの手法
を用いて容易にプログラムすることができる。特に、図
４は、図３に示された構造が、クロックマルチプルジェ
ネレータとして構成された場合を示している。
【００４９】図３に示された回路を、クロックマルチプ
ルジェネレータとして用いるためには、図４に示される
ように、外部クロック信号ＣＬＫＩＮが、チップのピン
を介して図３に示されたＰＬＬ７８の基準端子９０に接
続される。所望のＰＬＬ７８の出力周期数を維持するた
めに、Ｊ−Ｋフリップフロップ１３０〜３５のＱ出力
（図４に於けるＱ０〜Ｑ５）が、選択されたＣＬＫ２の
速度について、ＣＬＫＩＮと同一速度をもって状態を変
化させるようにプログラムされる。このＱ出力は、この
Ｊ−ＫフリップフロップのＱ出力が、クロック信号ＣＬ
ＫＩＮと位相同期するように、フィードバック端子９０
に接続される。このフィードバック端子９０への接続
は、チップの内部にて或いはチップの外部にて行うこと
ができる。このようにして、ＰＬＬ７８のクロック信号
出力は、所望の速度に保持される。
【００５０】ＡＮＤアレイ１０を適当にプログラムする
ことにより、望まれるようなチップの出力の追加の制御
を行うために用いられるディスエーブル−イネーブル信
号が、図３の入力ラッチ１７４、１７５に対して加えら
れる。
【００５１】ＡＮＤアレイ１０を適切にプログラムする
ことにより、Ｊ−Ｋフリップフロップ１３０〜１３５が
それぞれ状態変化を所望の速度をもって行うようにする
ことをもって、クロック信号ＣＬＫＩＮの任意の倍数或
いは約数としての信号を出力ピンＱ０〜Ｑ５に加えるこ
とができる。
【００５２】云うまでもなく、所望のクロック出力の数
に適合するように、図３のロジックアレイチップに対し
て任意の数のＪ−Ｋフリップフロップ及び出力端子を追
加することができる。図４に示されたクロックマルチジ
ェネレータの利点は次の通りである。 ａ．各出力が個々にプログラマブルである点。 ｂ．各クロック出力について、伝達遅れを解消すること
ができる。 ｃ．全ての出力が同期信号であり、かつ位相上の整合性
を有する。 ｄ．ＡＮＤアレイ１０を適切にプログラムすることによ
り、各出力に対して相補的な波形を得ることができる。 ｅ．全ての出力が、所望に応じて、ＣＬＫＩＮに対して
位相上の整合性を有し、或いは選択的な位相のずれを有
する。
【００５３】図５は、図３に示された構造が、マルチ出
力波形ジェネレータとして構成された様子を示してい
る。図５の構造に於て、ロジックアレイチップの端子Ｑ
０〜Ｑ５に於ける出力信号は、プログラマブルな周期を
もって状態を変化させる。ＣＬＫＩＮ信号が、ディスエ
ーブル−イネーブル信号及びフィードバック信号は、図
４について述べたようにしてチップに対して加えられ
る。当業者であれば、どのようにして、出力端子１５６
〜１６１上に所望の特性を有するクロック信号を出力す
るために、図３に示されたＡＮＤアレイ１０をプログラ
ムし得るかを理解することができる。図５に示された構
造は、様々な外部デバイスを制御するために、出力Ｑ０
〜Ｑ５上に制御信号を発生させるようなコントローラへ
の応用にとって理想的である。これは、図６に示される
ようなＤＲＡＭ制御信号を発生させるようなコントロー
ラへの応用にとって理想的である。例えば、図６に示さ
れるようなＤＲＡＭ制御信号を、ＡＮＤアレイ１０に適
切にプログラムすることにより得ることができる。
【００５４】図７は、図３に示された構造が、ＣＬＫＩ
Ｎ遷移と端子９０〜９５に於ける出力クロック遷移との
間に遅れを伴わない低スキュークロックバッファとして
構成された様子を示している。クロックバッファに対す
る入力信号は、図４について前記したのと同様である。
この構造に於て、ロジックアレイ回路は、正確に同位相
であるようなクロック信号を出力端子Ｑ０〜Ｑ５上に生
成する。各クロック信号は対応する外部デバイスに加え
られる。従来の技術によれば、各外部デバイスに対応す
るドライバにより単一のクロック信号をバッファする必
要があった。集合的な負荷の加え方や、これらの種々の
バッファの遅れは、元のクロック信号の歪みを引き起こ
し、生成された種々のクロック信号が、元のクロック信
号に対してスキューを有するものとしてしまう原因とな
る。これにより、これらのクロックバッファに接続され
た種々のデバイスが、元のクロック信号に対して位相が
狂うような、好ましくないクロック動作を行う原因な
る。図７に示された低スキュークロックバッファは、低
スキュー−ゼロ遅れの信号を生成するべくカスケード接
続されることができる。
【００５５】図８は、図３に示される構造を、マルチ位
相クロックバッファとして構成した様子を示している。
図８のクロックバッファに対する入力信号は、図４に示
されたものと同様である。この回路は、ワイヤの長さが
異なるなどの理由により出力端子Ｑ０〜Ｑ５及びこれら
のクロック信号が供給されるデバイス間に伝達遅れが発
生する様な場合に有用である。このように、出力端子Ｑ
０〜Ｑ５に於ける任意のクロック出力が、当該出力端子
に対応する異なる伝達遅れを補償するように、位相的に
進められたり、遅らされたりすることができる。これ
は、ロジックアレイチップの高周波内部クロック動作に
より可能となるもので、様々な遅れの精度を、より高周
波の内部クロックを用いることに増大させることができ
る。
【００５６】云うまでもなく、図１及び３に示された状
態マシンは、デバイスの用途により必要される任意の数
の入力端子或いは出力端子を有するように変更すること
ができる。更に、図１に示されたＡＮＤアレイ１０また
はＯＲアレイ３０は、特定の用途により必要となる任意
の数の入力を有する必要な数のゲートを備えるものであ
って良く、プログラマブルであっても、非プログラマブ
ルであっても良い。状態マシンの種々のレジスタをクロ
ックするための内部クロックジェネレータの概念の様々
な他の用途は、当業者であれば容易に思い至ることがで
きる。
【００５７】更に、図１及び図３に示されたＰＬＬ４７
またはＰＬＬ７８の出力を、状態マシン内の選択された
レジスタのみをクロックするために用い、他のレジスタ
をクロックするために外部クロック信号を用いるように
することもできる。
【００５８】図１及び図３について述べられて回路は、
シリコンや、作動速度を向上させるために、砒化ガリウ
ムなど化合物半導体技術を用いて実現することができ
る。更に、図１及び図３に示された回路は、複数チップ
構造及びモノリシック構造のいすれによっても実現する
ことができる。
【００５９】更に、図１及び図３に示された回路は、シ
ングルエンデッド或いは差動回路として実現することが
でき、生成される信号も、必要に応じてアクティブハイ
またはアクティブローであって良い。ＰＬＬ７８に加え
られる或いはそれから出力されるクロック信号は、正ま
たは負の極性を有するものであって良い。従来のプログ
ラマブルロジックアレイ型の回路に用いられ任意の接続
構造及び手法を図１及び図３の回路について述べられた
手法の代わりに、或いはそれと共に用いることができ
る。これは、本発明が広範囲に適用可能なことによるも
のである。
【００６０】以上、本発明を特定の実施例について説明
したが、当業者であれば、本発明の概念から逸脱するこ
となく種々の変形変更を行って本発明を実施し得ること
は云うまでもない。
【図面の簡単な説明】
【図１】 内部レジスタを制御するための内部クロック
信号を用いる本発明の一実施例を示す回路図。
【図２】 図２は、ａ及びｂからなり、ＡＮＤアレイ及
びＯＲアレイを前後段に接続してなる実施例に於て用い
られる等価回路の回路図。
【図３】 図１の詳細図。
【図４】 クロックマルチプルジェネレータとして構成
された回路の回路図。
【図５】 マルチ出力型ジェネレータとして構成された
回路の回路図。
【図６】 図５に示された構造を適切にプログラムする
ことにより、該構造により生成され得る出力信号の波形
図。
【図７】 低スキュー−ゼロ遅れクロックバッファとし
て構成された回路の回路図。
【図８】 マルチ位相クロックバッファとして構成され
た回路の回路図。
【符号の説明】
１０ ＡＮＤアレイ ２０〜２２ 入力バッファ ２３〜２５ 端子 ３０ ＯＲアレイ ４０ 埋設レジスタ ４１〜４４ 出力ライン ４６ クロック入力 ４７ クロックジェネレータ ４８ 出力レジスタブロック ５０〜５３ 出力端子 ５４〜５７ 出力バッファ ６０〜６５ フリップフロップ ６７〜７０ バッファ手段 ７８ ＰＬＬ ８０ ＶＣＯ ８２ フィルタ手段 ９０ 基準端子 ９２ フィードバック端子 ９４、９５ バッファ手段 ９６ 比較器 ９７ トランスレータ回路 ９８ チャージポンプ １１３〜１１８ ＯＲアレイ １２２〜１２８ ライン １００〜１２０ ＯＲゲート １５０〜１５５ 出力バッファ １５６〜１６１ 出力端子 １１９〜１２０ ＯＲゲート １７０、１７１ フリップフロップ １７４、１７５ ゲート １７６ フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/173 １０１ 9383−5Ｊ (72)発明者 マイケル・ジー・フランス アメリカ合衆国カリフォルニア州94536・ フリモント・ヘレンウェイ 38899 (72)発明者 ロバート・シー・バード アメリカ合衆国カリフォルニア州94087・ サニーベイル・＃１・アジャーストリート 951 (72)発明者 マーク・イー・フィッツパトリック アメリカ合衆国カリフォルニア州95128・ サンノゼ・＃283・サウスウィンチェスタ ーブールバード 895

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 状態マシン構造であって、 入力リード及び出力リードを有するロジックアレイ手段
    と、 前記ロジックアレイ手段の前記出力リードに接続された
    入力端子と、前記ロジックアレイ手段の前記入力リード
    に接続された出力端子とを有する少なくとも１つのレジ
    スタ手段と、 それ自身に与えられる基準信号とは異なる周波数を有す
    るクロック信号を発生するためのクロック発生手段とを
    備え、 前記クロック信号発生手段が、１つまたは複数の前記レ
    ジスタ手段の入力端子をクロックするべく接続された出
    力を有することを特徴とする状態マシン。
  2. 【請求項２】 前記クロック発生手段が、前記基準信号
    に対して接続された第１の入力と、前記レジスタ手段の
    出力端子が接続された第２の入力とを有するＰＬＬを内
    蔵することを特徴とする請求項１に記載の状態マシン構
    造。
  3. 【請求項３】 前記状態マシン構造がモノリシック構造
    を有することを特徴とする請求項２に記載の状態マシン
    構造。
  4. 【請求項４】 前記レジスタ手段の前記出力端子が、前
    記モノリシック構造の外部の接続経路を介して、前記Ｐ
    ＬＬの前記第２の入力に接続されていることを特徴とす
    る請求項２の記載の状態マシン構造。
  5. 【請求項５】 前記レジスタ手段の前記出力端子が、前
    記モノリシック構造の内部の接続経路を介して、前記Ｐ
    ＬＬの前記第２の入力に接続されているこを特徴とする
    請求項２の記載の状態マシン構造。
  6. 【請求項６】 前記基準信号が、外部にて生成されたク
    ロック信号からなることを特徴とする請求項３に記載の
    状態マシン構造。
  7. 【請求項７】 前記ロジックアレイ手段が、入力リード
    及び出力リードを有するＡＮＤ動作を行うＡＮＤアレイ
    手段と、前記ＡＮＤアレイ手段の前記出力リードに接続
    された入力リード、及び出力リードを有するＯＲ動作を
    行うためのＯＲアレイ手段とを備えることを特徴とする
    請求項３に記載の状態マシン構造。
  8. 【請求項８】 前記ＡＮＤアレイ手段がプログラマブル
    であることを特徴とする請求項７に記載の状態マシン構
    造。
  9. 【請求項９】 前記レジスタ手段が、前記ＯＲアレイ手
    段の前記出力リードに接続された入力端子及び前記状態
    マシン構造の出力リードに接続された出力端子とを有す
    る出力レジスタ手段を備えることを特徴とする請求項７
    に記載の状態マシン構造。
  10. 【請求項１０】 前記ロジックアレイ手段の前記出力リ
    ードに接続された入力端子と、前記ロジックアレイ手段
    の前記入力端子に接続された出力端子とを有する埋設レ
    ジスタ手段を備えており、前記クロック発生手段の前記
    出力が、１つまたは複数の前記埋設レジスタ手段の入力
    端子をクロックするべく接続されていることを特徴とす
    る請求項９に記載の状態マシン構造。
  11. 【請求項１１】 前記埋設レジスタ手段及び前記出力レ
    ジスタ手段がフリップフロップを含むことを特徴とする
    請求項１０に記載の状態マシン構造。
  12. 【請求項１２】 前記ＯＲアレイの出力に接続された入
    力端子と、前記ＡＮＤアレイの入力に接続された出力端
    子とを有するエンドカウントレジスタを備えていること
    を特徴とする請求項７に記載の状態マシン構造。
  13. 【請求項１３】 外部入力が、対応する入力レジスタを
    介して前記状態マシン構造に接続されており、前記入力
    レジスタが、前記クロック発生手段により発生した前記
    クロック信号の周波数とは異なる周波数をもってクロッ
    クされていることを特徴とする請求項７に記載の状態マ
    シン構造。
  14. 【請求項１４】 前記ロジックアレイ手段が、入力リー
    ド及び出力リードを有するＡＮＤアレイ手段と、前記Ａ
    ＮＤアレイ手段の前記出力リードに接続された入力リー
    ド、及び出力リードを有するＯＲアレイ手段とを有し、
    前記レジスタ手段が、前記ＡＮＤアレイ手段の前記出力
    リードには接続されているが、前記ＯＲアレイの前記出
    力リードには接続されていない入力端子と、前記ＡＮＤ
    アレイ手段の前記入力リードに接続された出力端子とを
    有することを特徴とする請求項３に記載の状態マシン構
    造。
  15. 【請求項１５】 状態マシン構造であって、 入力リード及び出力リードを有するＡＮＤアレイ手段
    と、 前記ＡＮＤアレイ手段の前記出力リードに接続された入
    力リード、及び出力リードを有するＯＲアレイ手段と、 前記ＡＮＤアレイ手段の前記出力リードに接続されてい
    るが、前記ＯＲアレイ手段前記出力リードに接続されて
    いない入力端子及び、前記ＡＮＤアレイ手段の前記入力
    リードに接続されている入力端子とを有する埋設レジス
    タ手段とを有することを特徴とする状態マシン構造。
  16. 【請求項１６】 それ自身の内部的な伝達遅れに関わら
    ず、それ自身に加えられた外部に於て形成された信号の
    遷移の時間を基準とする時間にその出力信号が遷移する
    ようにされた回路であって、 外部的に形成された周期的な基準信号及びフィードバッ
    ク信号を受け、前記基準信号とは異なる周波数をもって
    出力クロック信号を提供するための手段と、 前記入力信号を受け、前記入力信号に対してロジックフ
    ァンクションを実行し、前記ロジックアレイ手段の出力
    端子に於て前記ロジックファンクションの結果を提供す
    るためのロジックアレイ手段と、 前記ロジックアレイ手段の出力端子に接続された１つの
    または複数の入力端子及び前記ロジックアレイ手段の入
    力端子に接続された１つまたは複数の出力端子を有する
    レジスタ手段とを備え、 前記レジスタ手段が前記フィードバック信号を提供する
    ための出力端子を有し、前記レジスタ手段が前記出力ク
    ロック信号を受けるべく接続されたクロック入力端子を
    有することを特徴とする回路。
  17. 【請求項１７】 前記した信号を受けるための手段が、
    前記基準信号が接続された第１の入力と、前記レジスタ
    手段の出力端子が接続された第２の入力とを有するＰＬ
    Ｌを内蔵することを特徴とする請求項１６に記載の回
    路。
  18. 【請求項１８】 前記回路がモノリシック構造を有する
    ことを特徴とする請求項１７に記載の回路。
  19. 【請求項１９】 前記レジスタ手段の前記出力端子が、
    前記モノリシック構造の外部接続を介して、前記ＰＬＬ
    の前記第２の入力に接続されていることを特徴とする請
    求項１８に記載の回路。
  20. 【請求項２０】 前記レジスタ手段の前記出力端子が、
    前記モノリシック構造の内部接続を介して、前記ＰＬＬ
    の前記第２の入力に接続されていることを特徴とする請
    求項１８に記載の回路。
  21. 【請求項２１】 前記基準信号が、外部にて発生したク
    ロック信号からなることを特徴とする請求項１８に記載
    の回路。
  22. 【請求項２２】 前記ロジックアレイ手段が、入力リー
    ド及び出力リードを有するＡＮＤアレイ手段と、前記Ａ
    ＮＤアレイ手段の前記出力リードに接続された入力リー
    ド、及び出力リードを有するＯＲアレイ手段とを有する
    ことを特徴とする請求項１８に記載の回路。
  23. 【請求項２３】 前記ＡＮＤアレイ手段がプログラマブ
    ルであることを特徴とする請求項２２に記載の回路。
  24. 【請求項２４】 前記レジスタ手段が前記ＯＲアレイ手
    段の前記出力リードに接続された入力端子を備える出力
    レジスタ手段を含むことを特徴とする請求項２２に記載
    の回路。
  25. 【請求項２５】 前記ロジックアレイ手段の前記出力端
    子に接続された入力端子と、前記ロジックアレイ手段の
    入力端子に接続された出力端子とを有する埋設レジスタ
    手段を有し、 前記クロック発生し手段の前記出力が、１つまたは複数
    の前記埋設レジスタ手段の入力端子をクロックするべく
    接続されていることを特徴とする請求項２４に記載の回
    路。
  26. 【請求項２６】 モノリシック構造であって、 １つまたは複数の入力端子及び複数の出力端子を有する
    状態マシンと、 前記状態マシンの前記出力リードに接続された入力端子
    と、前記状態マシンの前記入力リードに接続された出力
    端子とを有する少なくとも１つのレジスタ手段と、 それ自身に与えられる基準信号とは異なる周波数を有す
    るクロック信号を発生するためのクロック発生手段とを
    備え、 前記クロック信号発生手段が、１つまたは複数の前記レ
    ジスタ手段の入力端子をクロックするべく接続された出
    力を有し、 前記レジスタ手段の前記出力端子の１つが、前記基準信
    号と比較するべきフィードバック信号を提供するため
    に、前記クロック信号発生手段の入力に接続されている
    ことを特徴とするモノリシック構造。
  27. 【請求項２７】 前記基準信号が外部にて生成されたク
    ロック信号からなることを特徴とする請求項２６に記載
    のモノリシック構造。
  28. 【請求項２８】 前記状態マシンが、 入力リード及び出力リードを有し、機能的ＡＮＤ処理を
    行うＡＮＤアレイ手段と、 前記ＡＮＤアレイ手段の前記出力リードに接続された入
    力リード、及び出力リードを有し、機能的的ＯＲ処理を
    行うするＯＲアレイ手段とを有することを特徴とする請
    求項２６に記載のモノリシック構造。
  29. 【請求項２９】 前記ＡＮＤアレイ手段がプログラマブ
    ルであることを特徴とする請求項２８に記載のモノリシ
    ック構造。
  30. 【請求項３０】 前記レジスタ手段が、前記ＯＲアレイ
    手段の前記出力リードに接続された入力端子を有する出
    力レジスタ手段を含むことを特徴とする請求項２８に記
    載の構造。
  31. 【請求項３１】 モノリシック構造であって、 １つまたは複数の入力端子及び複数の出力端子を有する
    状態マシンと、 前記状態マシンの前記出力リードに接続された入力端子
    と、前記状態マシンの前記入力リードに接続された出力
    端子とを有する少なくとも１つのレジスタ手段とを備
    え、 前記レジスタ手段の前記出力端子の１つが、前記基準信
    号と比較するべきフィードバック信号を提供するため
    に、ＰＬＬクロック信号発生手段の入力に接続されてお
    り、前記レジスタ手段が、前記クロック発生手段の出力
    に接続されるべき対応するクロック入力端子を有するこ
    とを特徴とするモノリシック構造。
  32. 【請求項３２】 外部的に形成された周期的な基準信号
    を受け、それ自身の内部的な伝達遅れに関わらず、前記
    基準信の遷移の時間を基準とする時間に従って遷移する
    ように、個々に制御可能な複数の信号を供給する手段を
    備えることを特徴とする回路。
JP3100342A 1990-04-05 1991-04-05 高周波内部クロックを有するロジックアレイを備える状態マシン構造、回路及びモノリシック構造 Pending JPH0799440A (ja)

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