JPH0799506B2 - 故障診断装置 - Google Patents
故障診断装置Info
- Publication number
- JPH0799506B2 JPH0799506B2 JP60008670A JP867085A JPH0799506B2 JP H0799506 B2 JPH0799506 B2 JP H0799506B2 JP 60008670 A JP60008670 A JP 60008670A JP 867085 A JP867085 A JP 867085A JP H0799506 B2 JPH0799506 B2 JP H0799506B2
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- JP
- Japan
- Prior art keywords
- circuit
- failure diagnosis
- input
- diagnosis device
- main device
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- Test And Diagnosis Of Digital Computers (AREA)
- Control Of Voltage And Current In General (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、故障診断装置に関するものである。
第２図は従来の主装置と故障診断接続状況を示す回路構
成のブロック図であり、図中の１は主装置、２は故障診
断装置であり、これらはコネクタ3,4、ケーブル５を介
して接続されるようになっている。
成のブロック図であり、図中の１は主装置、２は故障診
断装置であり、これらはコネクタ3,4、ケーブル５を介
して接続されるようになっている。
主装置１は読み出しのみ可能な記憶回路であるROM7、読
み出し書き込み可能な記憶回路であるRAM8、主装置１の
演算制御動作を行なうCPU6、入出力回路９、リセット回
路10とにより構成されている。リセット回路10は主装置
１の電源が立ち上がり、安定するまでリセット出力を発
するものである。
み出し書き込み可能な記憶回路であるRAM8、主装置１の
演算制御動作を行なうCPU6、入出力回路９、リセット回
路10とにより構成されている。リセット回路10は主装置
１の電源が立ち上がり、安定するまでリセット出力を発
するものである。
一方、故障診断装置２は、CPU11,ROM12,RAM13,表示回路
14,入出力バッファ15とにより構成されており、この入
出力バッファ15は主装置１と故障診断装置２の間の入出
力信号を授受する仲介を行なうものである。
14,入出力バッファ15とにより構成されており、この入
出力バッファ15は主装置１と故障診断装置２の間の入出
力信号を授受する仲介を行なうものである。
また、第３図は第２図におけるリセット回路10の詳細を
示す回路図であり、抵抗16のコンデンサ17を直列にして
電圧Vccのラインとアース間に接続されており、抵抗16
に並列にダイオード18が接続され、コンデンサ17と並列
にスイッチ19が接続されている。スイッチ19は手動リセ
ットするためのスイッチである。抵抗16とコンデンサ17
との接続点よりリセット出力10aを出力するようになっ
ている。
示す回路図であり、抵抗16のコンデンサ17を直列にして
電圧Vccのラインとアース間に接続されており、抵抗16
に並列にダイオード18が接続され、コンデンサ17と並列
にスイッチ19が接続されている。スイッチ19は手動リセ
ットするためのスイッチである。抵抗16とコンデンサ17
との接続点よりリセット出力10aを出力するようになっ
ている。
つぎに動作について説明する。第２図のように故障診断
装置２を主装置１に接続した状態で主装置１の電源を投
入する。
装置２を主装置１に接続した状態で主装置１の電源を投
入する。
なお、電源回路は図にては省略されているが、故障診断
装置２のCPU11などの動作電源は主装置１より供給され
るものとする。リセット回路10の動作によりCPU6,CPU11
は電源電圧が十分に立ち上がり安定してから動作を開始
する。
装置２のCPU11などの動作電源は主装置１より供給され
るものとする。リセット回路10の動作によりCPU6,CPU11
は電源電圧が十分に立ち上がり安定してから動作を開始
する。
主装置１内のCPU6とROM7,RAM8,入出力回路９間の信号の
やりとりをコネクタ３−ケーブル５−コネクタ４−入出
力バッファ15を通して故障診断装置２のCPU11が監視
し、主装置１の動作に異常が生じた場合は表示回路14に
そのことを表示出力する。
やりとりをコネクタ３−ケーブル５−コネクタ４−入出
力バッファ15を通して故障診断装置２のCPU11が監視
し、主装置１の動作に異常が生じた場合は表示回路14に
そのことを表示出力する。
ICなどを使用して、ソリッドステート化された主装置で
は内部回路に可動部分がなく、そのままでは回路動作を
視覚的に判断が不可能だが、上記のように故障診断装置
２を用いれば容易に保守点検作業を行なうことができ
る。
は内部回路に可動部分がなく、そのままでは回路動作を
視覚的に判断が不可能だが、上記のように故障診断装置
２を用いれば容易に保守点検作業を行なうことができ
る。
従来の故障診断装置は以上のように構成されているの
で、主装置１の電源を一旦落としてから故障診断装置を
接続しなければならず、必然的に電源再投入によるリセ
ット動作をしてしまうため発生していた不具合が正常に
復帰してしまい、不具合を再現させるのに時間がかか
り、速やかな故障修理作業が行なわれない問題があっ
た。
で、主装置１の電源を一旦落としてから故障診断装置を
接続しなければならず、必然的に電源再投入によるリセ
ット動作をしてしまうため発生していた不具合が正常に
復帰してしまい、不具合を再現させるのに時間がかか
り、速やかな故障修理作業が行なわれない問題があっ
た。
この発明は、かかる問題点を解消するためになされたも
ので、主装置の電源を落とすことなく故障診断装置を主
装置に接続し、主装置の不具合状態を判断し、速やかな
故障修理作業が行なうことのできる故障診断装置を得る
ことを目的とする。
ので、主装置の電源を落とすことなく故障診断装置を主
装置に接続し、主装置の不具合状態を判断し、速やかな
故障修理作業が行なうことのできる故障診断装置を得る
ことを目的とする。
この発明に係る故障診断装置は、ソリッドステート化さ
れた主装置内の信号の授受を監視し、前記主装置の動作
異常を表示回路に表示出力させるCPUと、前記主装置と
接続されたときから所定時間出力を発するリセット回路
と、前記主装置と接続される入出力バッファとを備え、
前記CPUおよび前記入出力バッファは、前記主装置が動
作中で前記リセット回路から出力が発せられている間は
動作が抑制されることを特徴とするものである。
れた主装置内の信号の授受を監視し、前記主装置の動作
異常を表示回路に表示出力させるCPUと、前記主装置と
接続されたときから所定時間出力を発するリセット回路
と、前記主装置と接続される入出力バッファとを備え、
前記CPUおよび前記入出力バッファは、前記主装置が動
作中で前記リセット回路から出力が発せられている間は
動作が抑制されることを特徴とするものである。
この発明においては、主装置に接続された時点から所定
時間出力を発するリセット回路の出力により入出力バッ
ファ回路の動作を、電源電圧が安定するまで抑制し、主
装置の電源を落とさずに故障診断装置を主装置に接続し
ても主装置の信号ラインに影響を与えるのを抑制する。
時間出力を発するリセット回路の出力により入出力バッ
ファ回路の動作を、電源電圧が安定するまで抑制し、主
装置の電源を落とさずに故障診断装置を主装置に接続し
ても主装置の信号ラインに影響を与えるのを抑制する。
以下、この発明の実施例について図面に基づき説明す
る。第１図はその一実施例の構成を示すブロック図であ
る。この第１図において、構成の説明に際し、第２図を
同一部分には同一符号を付してその説明を省略し、第２
図とは異なる部分を重点的に述べる。
る。第１図はその一実施例の構成を示すブロック図であ
る。この第１図において、構成の説明に際し、第２図を
同一部分には同一符号を付してその説明を省略し、第２
図とは異なる部分を重点的に述べる。
この第１図を第２図と比較しても明らかなように、第１
図では第２図の構成に新たに故障診断装置２にリセット
回路21を設けるとともに、第２図の入出力バッファ15に
代えて入出力バッファ回路20を設けており、この入出力
バッファ回路20は動作抑制機能が付加されている。入出
力バッファ回路20の動作抑制入力端へ、リセット回路21
の出力端を接続するようにしている。
図では第２図の構成に新たに故障診断装置２にリセット
回路21を設けるとともに、第２図の入出力バッファ15に
代えて入出力バッファ回路20を設けており、この入出力
バッファ回路20は動作抑制機能が付加されている。入出
力バッファ回路20の動作抑制入力端へ、リセット回路21
の出力端を接続するようにしている。
入出力バッファ回路20は動作抑制動作中は各信号ライン
がたとえばハイインピーダンス状態となるもので、それ
以外の動作は第２図の入出力バッファ回路15と同様の動
作をする。
がたとえばハイインピーダンス状態となるもので、それ
以外の動作は第２図の入出力バッファ回路15と同様の動
作をする。
リセット回路21の内部構成はリセット回路10と同様で第
３図の構成となっている。
３図の構成となっている。
次に動作について説明する。故障診断装置２を主装置１
に第１図のごとく接続すると、所定時間の間リセット回
路21からの出力により入出力バッファ回路20の動作が抑
制され、信号ラインがハイインピーダンス状態となる。
に第１図のごとく接続すると、所定時間の間リセット回
路21からの出力により入出力バッファ回路20の動作が抑
制され、信号ラインがハイインピーダンス状態となる。
このため、電源電圧が確立し、故障診断装置２の内部回
路が安定に動作し得るまでの間CPU11が異常な動作をし
たとしても主装置１側の信号ラインは故障診断装置２の
動作により信号の論理が乱されるなどの影響を受けるこ
とがない。
路が安定に動作し得るまでの間CPU11が異常な動作をし
たとしても主装置１側の信号ラインは故障診断装置２の
動作により信号の論理が乱されるなどの影響を受けるこ
とがない。
リセット回路21の出力がなくなると、CPU11は正常に動
作し始めると同時に入出力バッファ回路20も正常に動作
し始め、主装置１の動作状態を監視する動作を行なうこ
とができる。
作し始めると同時に入出力バッファ回路20も正常に動作
し始め、主装置１の動作状態を監視する動作を行なうこ
とができる。
この発明は以上説明したように、ソリッドステート化さ
れた主装置内の信号の授受を監視し、前記主装置の動作
に異常が生じた場合はその旨を表示回路に表示出力させ
るCPUと、前記主装置と接続されたときから所定時間出
力を発するリセット回路と、このリセット回路から出力
が発せられている間は動作が抑制される入出力バッファ
とを備えたので、主装置の電源を落とすことなく故障診
断装置を主装置に接続でき、主装置の故障発見修理作業
が速やかに行なえる効果がある。
れた主装置内の信号の授受を監視し、前記主装置の動作
に異常が生じた場合はその旨を表示回路に表示出力させ
るCPUと、前記主装置と接続されたときから所定時間出
力を発するリセット回路と、このリセット回路から出力
が発せられている間は動作が抑制される入出力バッファ
とを備えたので、主装置の電源を落とすことなく故障診
断装置を主装置に接続でき、主装置の故障発見修理作業
が速やかに行なえる効果がある。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図は従来の故障診断装置のブロック図、第３図は第
１図および第２図の故障診断装置及び主装置におけるリ
セット回路の詳細な構成を示す回路図である。 １……主装置、２……故障診断装置、6,11……CPU、7,1
2……ROM、8,13……RAM、９……入出力回路、10,21……
リセット回路、14……表示回路、20……入出力バッファ
回路。 なお、図中同一符号は同一または相当部分を示す。
第２図は従来の故障診断装置のブロック図、第３図は第
１図および第２図の故障診断装置及び主装置におけるリ
セット回路の詳細な構成を示す回路図である。 １……主装置、２……故障診断装置、6,11……CPU、7,1
2……ROM、8,13……RAM、９……入出力回路、10,21……
リセット回路、14……表示回路、20……入出力バッファ
回路。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】ソリッドステート化された主装置内の信号
の授受を監視し、前記主装置の動作異常を表示回路に表
示させる信号を出力するCPUと、前記主装置に接続され
て電源が供給されたときから所定時間リセット信号を出
力するリセット回路と、前記主装置と前記CPUとの間に
設けられた入出力バッファとを備えた故障診断装置であ
って、前記CPUおよび前記入出力バッファは、前記リセ
ット回路からリセット信号が発せられている間は動作が
抑制されることを特徴とする故障診断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60008670A JPH0799506B2 (ja) | 1985-01-21 | 1985-01-21 | 故障診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60008670A JPH0799506B2 (ja) | 1985-01-21 | 1985-01-21 | 故障診断装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61168049A JPS61168049A (ja) | 1986-07-29 |
| JPH0799506B2 true JPH0799506B2 (ja) | 1995-10-25 |
Family
ID=11699364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60008670A Expired - Fee Related JPH0799506B2 (ja) | 1985-01-21 | 1985-01-21 | 故障診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799506B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441034A (en) * | 1977-09-07 | 1979-03-31 | Fujitsu Ltd | On-line connection system |
-
1985
- 1985-01-21 JP JP60008670A patent/JPH0799506B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61168049A (ja) | 1986-07-29 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |