JPH0799517A - ディジタル波形生成回路のアドレス発生器 - Google Patents
ディジタル波形生成回路のアドレス発生器Info
- Publication number
- JPH0799517A JPH0799517A JP26313293A JP26313293A JPH0799517A JP H0799517 A JPH0799517 A JP H0799517A JP 26313293 A JP26313293 A JP 26313293A JP 26313293 A JP26313293 A JP 26313293A JP H0799517 A JPH0799517 A JP H0799517A
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- JP
- Japan
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- waveform generation
- parallel
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- rom
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- Pending
Links
- 238000013507 mapping Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】ディジタル波形生成回路のＲＯＭから蓄積波形
を読み出すアドレスを与えるアドレス発生器を、複数の
変調波に対応できるようにする。 【構成】複数の変調波に対応する素子数をもったパラレ
ルラッチ回路２２を備える。このパラレルラッチ回路２
２によってシリアルデータをパラレルデータに変換し、
複数の変調波を時分割に切換えて出力するように構成し
た。
を読み出すアドレスを与えるアドレス発生器を、複数の
変調波に対応できるようにする。 【構成】複数の変調波に対応する素子数をもったパラレ
ルラッチ回路２２を備える。このパラレルラッチ回路２
２によってシリアルデータをパラレルデータに変換し、
複数の変調波を時分割に切換えて出力するように構成し
た。
Description
【０００１】
【産業上の利用分野】本発明は、帯域制限された有線ま
たは無線回線によってデータ伝送を行うモデムに用いら
れ、変調波が、多値振幅，多値位相，多値周波数などの
各種多値信号の場合の帯域制限後の波形をディジタル処
理によって波形整形するディジタル波形生成回路におけ
るアドレス発生器に関するものであり、特に、ＲＯＭに
よる蓄積波形読み出し方式の波形生成回路におけるＲＯ
Ｍフィルタにアドレスを与えるアドレス発生器に関す
る。
たは無線回線によってデータ伝送を行うモデムに用いら
れ、変調波が、多値振幅，多値位相，多値周波数などの
各種多値信号の場合の帯域制限後の波形をディジタル処
理によって波形整形するディジタル波形生成回路におけ
るアドレス発生器に関するものであり、特に、ＲＯＭに
よる蓄積波形読み出し方式の波形生成回路におけるＲＯ
Ｍフィルタにアドレスを与えるアドレス発生器に関す
る。
【０００２】
【従来の技術】ＲＯＭによる蓄積波形読み出し方式の波
形生成回路におけるＲＯＭフィルタの利点は、ディジタ
ル信号処理器（ＤＳＰ：Digtal Signal Processor ）で
演算させてフィルタを構成させた場合よりも遙かに高速
にフィルタ処理を行えるという点である。図１は波形生
成ＲＯＭの基本動作概略図である。ディジタルデータを
レベルの一定な２値の値にマッピングして、また帯域制
限するためその時の２値データを含め全部でＫシンボル
長の長さのデータを波形生成ＲＯＭ１１にアドレスとし
て入力する。これを蓄えるアドレス発生部がＫビットシ
フトレジスタ１０である。１シンボルに付きＮ個のデー
タを持った波形生成ＲＯＭ１１の出力をアドレス切替走
査器１２により走査することで生成波形の精度を向上さ
せる。図２は一般的なＫビットシフトレジスタの周辺概
略図である。変調波であるディジタルデータはシリアル
データとしてシリアル／パラレル変換器１３に入力され
パラレルデータになる。パラレルデータはグレイ変換器
１４によってグレイコードに変換される。グレイ変換さ
れたデータは２値系列のシンボルレベル値変換（シンボ
ルマッピング）され、Ｉ相，Ｑ相のＫビットシフトレジ
スタ１６，１７に入力される。このＫビットのデータが
波形生成ＲＯＭのアドレスとして入力され、ＲＯＭより
出力されたデータはＩＱ直交変調回路へ出力されて変調
される。
形生成回路におけるＲＯＭフィルタの利点は、ディジタ
ル信号処理器（ＤＳＰ：Digtal Signal Processor ）で
演算させてフィルタを構成させた場合よりも遙かに高速
にフィルタ処理を行えるという点である。図１は波形生
成ＲＯＭの基本動作概略図である。ディジタルデータを
レベルの一定な２値の値にマッピングして、また帯域制
限するためその時の２値データを含め全部でＫシンボル
長の長さのデータを波形生成ＲＯＭ１１にアドレスとし
て入力する。これを蓄えるアドレス発生部がＫビットシ
フトレジスタ１０である。１シンボルに付きＮ個のデー
タを持った波形生成ＲＯＭ１１の出力をアドレス切替走
査器１２により走査することで生成波形の精度を向上さ
せる。図２は一般的なＫビットシフトレジスタの周辺概
略図である。変調波であるディジタルデータはシリアル
データとしてシリアル／パラレル変換器１３に入力され
パラレルデータになる。パラレルデータはグレイ変換器
１４によってグレイコードに変換される。グレイ変換さ
れたデータは２値系列のシンボルレベル値変換（シンボ
ルマッピング）され、Ｉ相，Ｑ相のＫビットシフトレジ
スタ１６，１７に入力される。このＫビットのデータが
波形生成ＲＯＭのアドレスとして入力され、ＲＯＭより
出力されたデータはＩＱ直交変調回路へ出力されて変調
される。
【０００３】
【発明が解決しようとする課題】従来は変調波が１波で
あった。この回路を複数の変調波、例えばＭ波の数の変
調波に対して用いる場合、図２の回路をＭ個用意する
か、または図３のようにＫビットシフトレジスタ１９を
Ｍ個用意してスイッチＳ11，Ｓ12とＳ21，Ｓ22を同時に
切替えて時分割使用する方法がある。回路の物量を考え
るならば、後者のスイッチ切替え方式の方が有利であ
る。しかしながら、後者のスイッチ切替え方式でもＫビ
ットシフトレジスタ１９の数はＩ相，Ｑ相用にそれぞれ
Ｍ個必要であり、また、出力側のスイッチＳ21，Ｓ22は
Ｋビットの幅があるのでＭの数が増えるとスイッチ
Ｓ21，Ｓ22の物量は指数的に増大してしまう欠点があ
る。
あった。この回路を複数の変調波、例えばＭ波の数の変
調波に対して用いる場合、図２の回路をＭ個用意する
か、または図３のようにＫビットシフトレジスタ１９を
Ｍ個用意してスイッチＳ11，Ｓ12とＳ21，Ｓ22を同時に
切替えて時分割使用する方法がある。回路の物量を考え
るならば、後者のスイッチ切替え方式の方が有利であ
る。しかしながら、後者のスイッチ切替え方式でもＫビ
ットシフトレジスタ１９の数はＩ相，Ｑ相用にそれぞれ
Ｍ個必要であり、また、出力側のスイッチＳ21，Ｓ22は
Ｋビットの幅があるのでＭの数が増えるとスイッチ
Ｓ21，Ｓ22の物量は指数的に増大してしまう欠点があ
る。
【０００４】
【課題を解決するための手段】本発明のアドレス発生器
は、複数の変調波がそれぞれシンボルマッピングにより
２値系列のシンボルレベル値に変換された入力により、
蓄積波形読み出し方式の波形生成回路のＲＯＭに対して
読み出しアドレスを与えるために、一時的にデータを蓄
えることのできるパラレルラッチもしくはパラレルＤフ
リップフロップを複数個設け、該複数個のパラレルラッ
チもしくはパラレルＤフリップフロップ同志の重み付け
があったもの同志を平衡に、ただし、１回路だけ重み付
けを１ビットずらせて接続し、内側に不足したビットを
前記２値系列のシンボルレベル値に変換された入力とし
て、シフト機能と時分割切替え機能により前記ＲＯＭに
対する読み出しアドレスを出力するように構成したこと
を特徴とするものである。
は、複数の変調波がそれぞれシンボルマッピングにより
２値系列のシンボルレベル値に変換された入力により、
蓄積波形読み出し方式の波形生成回路のＲＯＭに対して
読み出しアドレスを与えるために、一時的にデータを蓄
えることのできるパラレルラッチもしくはパラレルＤフ
リップフロップを複数個設け、該複数個のパラレルラッ
チもしくはパラレルＤフリップフロップ同志の重み付け
があったもの同志を平衡に、ただし、１回路だけ重み付
けを１ビットずらせて接続し、内側に不足したビットを
前記２値系列のシンボルレベル値に変換された入力とし
て、シフト機能と時分割切替え機能により前記ＲＯＭに
対する読み出しアドレスを出力するように構成したこと
を特徴とするものである。
【０００５】
【実施例】図４は本発明の第１の実施例を示す構成図で
あり、上記従来のスイッチ時分割切替え方式のスイッチ
の物量が指数的に増大してしまう欠点を解消するもので
ある。すなわち、Ｋビット幅のラッチ２２のみで時分割
切替え方式を実現したものである。図４では４重の時分
割切替えで、Ｋビットはここでは１０ビットで示した。
波形生成ＲＯＭへのアドレスはラッチ（１）からのＡ0
〜Ａ9 である。ここでラッチ（１）からの出力のうちＡ
0 〜Ａ8 までを、ラッチ（４）の入力の上位側に詰めて
入力してあり、１ビットＩ相ＲＯＭ用２値アドレスデー
タを同じくラッチ（４）の最下位ビットに入力してい
る。これにより、ラッチ（１）からラッチ（４）にアド
レスデータを渡す時、１０ビットのシフトレジスタとし
ての機能を有し、なお且つ、ラッチ（１）からラッチ
（４）までのサイクリックな切替え機能を有しているこ
とがわかる。図５はこの時のタイムチャートである。デ
ータラッチ用クロックの立ち上がり時点で１ビットのＩ
相２値データをラッチし、同時にＲＯＭ用アドレスＡ0
〜Ａ9 データを出力させる。ここで次の回に同じ番号の
ラッチデータが出てくる時には、前の回の時と比較して
Ａ0 〜Ａ9 データが１ビットシフトされたデータが現れ
る。
あり、上記従来のスイッチ時分割切替え方式のスイッチ
の物量が指数的に増大してしまう欠点を解消するもので
ある。すなわち、Ｋビット幅のラッチ２２のみで時分割
切替え方式を実現したものである。図４では４重の時分
割切替えで、Ｋビットはここでは１０ビットで示した。
波形生成ＲＯＭへのアドレスはラッチ（１）からのＡ0
〜Ａ9 である。ここでラッチ（１）からの出力のうちＡ
0 〜Ａ8 までを、ラッチ（４）の入力の上位側に詰めて
入力してあり、１ビットＩ相ＲＯＭ用２値アドレスデー
タを同じくラッチ（４）の最下位ビットに入力してい
る。これにより、ラッチ（１）からラッチ（４）にアド
レスデータを渡す時、１０ビットのシフトレジスタとし
ての機能を有し、なお且つ、ラッチ（１）からラッチ
（４）までのサイクリックな切替え機能を有しているこ
とがわかる。図５はこの時のタイムチャートである。デ
ータラッチ用クロックの立ち上がり時点で１ビットのＩ
相２値データをラッチし、同時にＲＯＭ用アドレスＡ0
〜Ａ9 データを出力させる。ここで次の回に同じ番号の
ラッチデータが出てくる時には、前の回の時と比較して
Ａ0 〜Ａ9 データが１ビットシフトされたデータが現れ
る。
【０００６】
【作用】帯域制限ベースバンド波形整形の為のＲＯＭに
よる蓄積波形読み出し方式ＲＯＭフィルタのアドレス発
生器が回路の増大なしに時分割多重で使用できる。
よる蓄積波形読み出し方式ＲＯＭフィルタのアドレス発
生器が回路の増大なしに時分割多重で使用できる。
【０００７】図６は図４と同等な第１の実施例を示すブ
ロック図である。ここではシンボル長は８（Ｋ＝８）で
あり、時分割多重化は４である。これにより図５と同じ
タイムチャートで図６の実施例は動作する。
ロック図である。ここではシンボル長は８（Ｋ＝８）で
あり、時分割多重化は４である。これにより図５と同じ
タイムチャートで図６の実施例は動作する。
【０００８】図７は本発明の第２の実施例を示すブロッ
ク図である。前述の図６の第１の実施例ではラッチを７
４ＨＣ３７４で構成したが、一般には７４ＨＣ３７４が
複数個内蔵されたＩＣ（図７では１６個内蔵のＩＣ）も
あるのでそのＩＣで構成すれば（ＩＣの外側で結線する
だけ）ただの１個で時分割多重アドレス切替え器が実現
できる。
ク図である。前述の図６の第１の実施例ではラッチを７
４ＨＣ３７４で構成したが、一般には７４ＨＣ３７４が
複数個内蔵されたＩＣ（図７では１６個内蔵のＩＣ）も
あるのでそのＩＣで構成すれば（ＩＣの外側で結線する
だけ）ただの１個で時分割多重アドレス切替え器が実現
できる。
【０００９】図８は本発明の第３の実施例を示すブロッ
ク図である。図６の第１の実施例との違いは、データの
入力場所と波形生成ＲＯＭへのアドレスデータの出力場
所が異なる点である。動作は第１の実施例と同様であ
る。
ク図である。図６の第１の実施例との違いは、データの
入力場所と波形生成ＲＯＭへのアドレスデータの出力場
所が異なる点である。動作は第１の実施例と同様であ
る。
【００１０】
【発明の効果】複数の変調波，Ｍ波の数の変調波で波形
生成ＲＯＭ用アドレス発生器を時分割多重に用いる場合
でも本発明の方法を用いることにより、回路の物量は殆
ど増えずに実現できる。
生成ＲＯＭ用アドレス発生器を時分割多重に用いる場合
でも本発明の方法を用いることにより、回路の物量は殆
ど増えずに実現できる。
【図面の簡単な説明】
【図１】波形生成ＲＯＭの動作概略図である。
【図２】一般的なＫビットシフトレジスタ周辺の概略図
である。
である。
【図３】ＫビットシフトレジスタをＭ個使用した時分割
切替え回路概略図である。
切替え回路概略図である。
【図４】本発明のラッチのみで構成した時分割切替え回
路である。
路である。
【図５】本発明の回路のタイミングチャートである。
【図６】７４ＨＣ３７４形ラッチＩＣを使用した本発明
の第１の実施例である。
の第１の実施例である。
【図７】ラッチを複数個内蔵したＩＣで実現した本発明
の第２の実施例である。
の第２の実施例である。
【図８】第１の実施例のデータ入力点とアドレスデータ
出力点の異なる本発明の第３の実施例である。
出力点の異なる本発明の第３の実施例である。
１０ Ｋビットシフトレジスタ １１ 波形生成ＲＯＭ １２ アドレス切替走査器 １３ シリアル／パラレル変換器 １４ グレイ変換器 １５ シンボルマッピング １６ Ｉ相Ｋビットシフトレジスタ １７ Ｑ相Ｋビットシフトレジスタ １８ シンボルマッピング １９ Ｉ相Ｋビットシフトレジスタ ２０ Ｑ相Ｋビットシフトレジスタ ２１ 時分割スイッチ制御器 ２２ ラッチ回路
Claims (1)
- 【請求項１】 複数の変調波がそれぞれシンボルマッピ
ングにより２値系列のシンボルレベル値に変換された入
力により、蓄積波形読み出し方式の波形生成回路のＲＯ
Ｍに対して読み出しアドレスを与えるために、 一時的にデータを蓄えることのできるパラレルラッチも
しくはパラレルＤフリップフロップを複数個設け、該複
数個のパラレルラッチもしくはパラレルＤフリップフロ
ップ同志の重み付けがあったもの同志を平衡に、ただ
し、１回路だけ重み付けを１ビットずらせて接続し、内
側に不足したビットを前記２値系列のシンボルレベル値
に変換された入力として、シフト機能と時分割切替え機
能により前記ＲＯＭに対する読み出しアドレスを出力す
るように構成したディジタル波形生成回路のアドレス発
生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26313293A JPH0799517A (ja) | 1993-09-28 | 1993-09-28 | ディジタル波形生成回路のアドレス発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26313293A JPH0799517A (ja) | 1993-09-28 | 1993-09-28 | ディジタル波形生成回路のアドレス発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799517A true JPH0799517A (ja) | 1995-04-11 |
Family
ID=17385265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26313293A Pending JPH0799517A (ja) | 1993-09-28 | 1993-09-28 | ディジタル波形生成回路のアドレス発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799517A (ja) |
-
1993
- 1993-09-28 JP JP26313293A patent/JPH0799517A/ja active Pending
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