JPH10173715A - Ｆｓｋ復調器 - Google Patents

Abstract

(57)【要約】 【課題】 アナログ回路を含むことなくディジタル回路
のみから構成して装置の小型化を可能とし、しかも消費
電力の増加を伴うことなく高度呼び出しシステム等への
適用を可能とするＦＳＫ復調器を提供すること。 【解決手段】 ＦＳＫ方式により変調された変調信号の
１周期を分割して得られる複数の時間領域に対応づけて
計数する計数手段（２０，２５）と、前記１周期におけ
る変調信号の遷移点が属する時間領域に対応する前記計
数手段の計数値を特定する計数値特定手段（２３，２
４，２５）と、前記計数値に基づきディジタル信号を生
成する信号生成手段（図示なし）とを備え、計数手段の
計数値を位相情報として検出する。この位相情報は周波
数情報と比例関係にあることを利用して、位相情報を周
波数情報として取り扱い、変調信号の周波数情報を抽出
してＦＳＫ復調する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＳＫ(Frequency
Shift Keying)方式を用いて変調された変調信号をデジ
タル信号に復調するＦＳＫ復調器に関する。

【０００２】

【従来の技術】従来、ディジタル信号を無線伝送する場
合の変調方式として、ディジタル信号の値に対応づけて
搬送波を周波数変調するＦＳＫ(Frequency Shift Keyin
g：周波数偏移変調)方式がある。例えば、無線呼び出し
システムにおいて、基地局から呼び出しコードを表すデ
ィジタル信号を無線伝送して呼び出しを行う場合、基地
局が呼び出しコードを表すディジタル信号に基づいて搬
送波をＦＳＫ方式により変調し、これを変調信号波とし
て空中に放射する。一方、受信機側はこの変調信号波を
受信して復調動作を行い、基地局から送られた呼び出し
コードを読み取って呼び出しなどの動作を行う。

【０００３】高度無線呼び出しシステムでは、このよう
な呼び出しサービスのみならず、自由文サービスやトラ
ンスペアレントサービスなどを提供している。このよう
な高度なサービスを提供するためには、多量の情報を高
速に伝送する必要がある。このため、例えば４種類の周
波数成分に対応づけて２ビット分のディジタル信号を単
位としてＦＳＫ変調する変調方式が用いられており、こ
の変調方式で変調された変調信号を復調するための４値
ＦＳＫ復調回路がある。ここで、或るディジタル信号の
値が対応する変調信号の一つの状態は「シンボル」と呼
ばれ、この場合、１シンボルで２ビット分のディジタル
信号が伝送される。

【０００４】図７に、４値ＦＳＫ復調器を備えたＦＳＫ
受信機の一般的な構成を示す。同図に示すＦＳＫ受信機
は、図示しない基地局から空中に放射された変調信号波
を捕捉するアンテナ１１と、該アンテナ１１に捕捉され
た変調信号波から所定の周波数帯域の高周波信号を抽出
して増幅する高周波増幅回路（ＲＦ）１２と、局部発振
信号を生成する局部発振器１３と、高周波増幅回路１２
により抽出された高周波信号に局部発振器１３が生成し
た局部発振信号を混合して中間周波信号に変換する中間
周波増幅器１４と、この中間周波信号からディジタル信
号を生成する４値ＦＳＫ復調器１５と、このディジタル
信号から情報コードを読み取って呼び出しやメッセージ
の表示などの各種の動作を制御する制御部１６とを備え
て構成されている。

【０００５】このように構成されたＦＳＫ受信機では、
基地局から放射された変調信号波をアンテナ１１が捕捉
する。この変調信号は高周波増幅器１２により帯域制限
されて所定の周波数帯域の高周波信号が抽出された後、
中間周波増幅器１４により中間周波信号に変換される。
以下、この中間周波信号を変調信号と記す。

【０００６】４値ＦＳＫ復調器１５は、この変調信号
（中間周波信号）のシンボル周期を単位として周波数成
分を検出し、その周波数成分から４値のコードを特定し
てディジタル信号を生成する。制御部１６はこのディジ
タル信号から情報を読み取って、呼び出し等の各種の動
作を制御する。

【０００７】

【発明が解決しようとする課題】ところで、従来、４値
ＦＳＫ復調器の復調方式として、クアドラチャ検波方式
や、ＦＳＫ変調された信号の零交差点の時間を計測する
パルスカウント方式が用いられている。しかしながら、
クアドラチャ検波方式によれば、アナログ回路であるＡ
／Ｄコンバータ等を必要とするため、例えばＣＭＯＳト
ランジスタのようにディジタル回路素子のみを用いて装
置をＬＳＩ化することが困難である。このため、複数の
ＬＳＩチップから装置を構成しなければならず、装置の
小型化の妨げとなるという問題がある。

【０００８】これに対して、パルスカウント方式によれ
ば、動作クロック周波数が低いと信号の検出精度も低下
する。このため、信号の高速な伝送と共に高精度な検出
が要求される高度無線呼び出しシステムに適用するため
には動作クロック周波数を所定値以上に維持する必要が
あり、この結果、消費電力が増加するという問題があ
る。

【０００９】本発明は、このような問題に鑑みてなされ
たものであり、Ａ／Ｄコンバータなどのアナログ回路を
含むことなくディジタル回路のみから構成して装置の小
型化を可能とし、しかも消費電力の増加を伴うことなく
高度呼び出しシステム等への適用を可能とするＦＳＫ復
調器を提供することを課題とする。

【００１０】

【課題を解決するための手段】本発明は、前記課題を解
決達成するため、以下の構成を有する。即ち、請求項１
に記載の発明に係るＦＳＫ復調器は、ＦＳＫ方式を用い
て変調された変調信号をデジタル信号に復調するＦＳＫ
復調器であって、前記変調信号の１周期を分割して得ら
れる複数の時間領域に対応づけて計数する計数手段と、
前記１周期における変調信号の遷移点が属する時間領域
に対応する前記計数手段の計数値を特定する計数値特定
手段と、前記計数値に基づきディジタル信号を生成する
信号生成手段と、を備えたことを特徴とするＦＳＫ復調
器の構成を有する。

【００１１】また、請求項２に記載の発明に係るＦＳＫ
復調器は、ＦＳＫ方式を用いて変調された変調信号をデ
ジタル信号に復調するＦＳＫ復調器であって、システム
クロック信号に基づき前記変調信号の周期に近似する周
期で計数を繰り返すフリーランカウンタ回路と、前記シ
ステムクロック信号をクロックとして前記変調信号を取
り込んで出力するＤ型フリップフロップ回路と、前記Ｄ
型フリップフロップ回路の出力に基づき前記フリーラン
カウンタ回路の計数値を取り込むレジスタ回路と、前記
レジスタ回路に取り込まれた前記計数値に基づきデジタ
ル信号を生成する信号生成手段と、を備えたことを特徴
とするＦＳＫ復調器の構成を有する。

【００１２】さらに、請求項３に記載の発明に係るＦＳ
Ｋ復調器は、ＦＳＫ方式を用いて変調された変調信号を
デジタル信号に復調するＦＳＫ復調器であって、システ
ムクロック信号に基づき前記変調信号の周期に近似する
周期で計数を繰り返すフリーランカウンタ回路と、前記
システムクロック信号の立ち下がりエッジに基づいて前
記変調信号を取り込んで出力する第１のＤ型フリップフ
ロップ回路と、前記システムクロック信号の立ち上がり
エッジに基づいて前記変調信号を取り込んで出力する第
２のＤ型フリップフロップ回路と、前記第１のＤ型フリ
ップフロップ回路の出力に基づき前記フリーランカウン
タ回路の計数値を取り込む第１のレジスタ回路と、前記
第１のＤ型フリップフロップ回路の出力に基づき前記第
２のＤ型フリップフロップ回路の出力を取り込む第２の
レジスタ回路と、前記第１のレジスタ回路の内容に前記
第２のレジスタ回路の内容を加算する加算器と、前記加
算器の加算結果に基づきデジタル信号を生成する信号生
成手段と、を備えたことを特徴とするＦＳＫ復調器の構
成を有する。

【００１３】以下、本発明の作用について述べる。即
ち、請求項１に記載の発明に係るＦＳＫ復調器によれ
ば、計数手段は、変調信号の１周期を分割して得られる
複数の時間領域に対応づけて各周期毎に計数を繰り返し
行う。計数値特定手段は、変調信号の１周期における遷
移点が属する時間領域に対応する計数値を特定する。こ
の計数値は変調信号の遷移点の位相情報（周波数情報）
を表し、信号生成手段は、この位相情報を表す計数値に
基づきディジタル信号を生成する。

【００１４】また、請求項２に記載の発明に係るＦＳＫ
復調器によれば、フリーランカウンタ回路は、システム
クロック信号に基づき前記変調信号の周期に近似する周
期で計数を繰り返す。Ｄ型フリップフロップ回路は、シ
ステムクロック信号をクロックとして変調信号を取り込
み、これを遅延させて出力する。レジスタ回路は、Ｄ型
フリップフロップ回路の出力に基づきフリーランカウン
タ回路の計数値を取り込む。即ち、Ｄ型フリップフロッ
プ回路の出力（遅延された変調信号）の遷移点で、この
変調信号の位相情報（周波数情報）を表すフリーランカ
ウンタ回路の計数値を取り込む。信号生成手段は、レジ
スタ回路に取り込まれた変調信号の位相情報（周波数情
報）を表す計数値に基づきデジタル信号を生成する。

【００１５】さらに、請求項３に記載の発明に係るＦＳ
Ｋ復調器によれば、フリーランカウンタ回路は、システ
ムクロック信号に基づき変調信号の周期に近似する周期
で計数を繰り返す。第１のＤ型フリップフロップ回路
は、システムクロック信号の立ち下がりエッジに基づい
て変調信号を取り込んで所定の遅延を与えて出力する。
また、第２のＤ型フリップフロップ回路は、システムク
ロック信号の立ち上がりエッジに基づいて変調信号を取
り込んで所定の遅延を与えて出力する。第１のレジスタ
回路は、第１のＤ型フリップフロップ回路の出力に基づ
き前記フリーランカウンタ回路の計数値を取り込み、第
２のレジスタ回路は、第１のＤ型フリップフロップ回路
の出力に基づき第２のＤ型フリップフロップ回路の出力
を取り込む。そして、加算器は第１のレジスタ回路の内
容に前記第２のレジスタ回路の内容を加算し、信号生成
手段が加算器の加算結果に基づきデジタル信号を生成す
る。

【００１６】従って、例えば、第２のＤ型フリップフロ
ップ回路が、システムクロック信号の立ち上がりエッジ
で変調信号を取り込んだ後に、第１のＤ型フリップフロ
ップ回路が、システムクロック信号の立ち下がりエッジ
で変調信号を取り込んだ場合、第１のレジスタ回路に格
納される計数値は、第１のＤ型フリップフロップ回路に
より遅延された変調信号の位相情報となる。このＤ型フ
リップフロップ回路による遅延による位相情報の誤差を
是正するため、第２のＤ型フリップフロップ回路がシス
テムクロック信号の立ち上がりで取り込んだ変調信号の
レベル状態を参照し、このレベル状態が遷移後のもので
あれば、フリーランカウンタ回路の計数値に１を加算し
て、計数値を補正する。即ち、この場合、検出された位
相情報の位相が進められて補正される。

【００１７】

【発明の実施の形態】本発明の実施の形態に係るＦＳＫ
復調器は、変調信号の位相情報と周波数情報とが比例関
係にあることに着目して、変調信号をディジタル信号に
復調するものであり、本実施形態のＦＳＫ復調器を詳細
に説明するに先だって、この位相情報と周波数情報とが
比例関係にあることについて説明する。

【００１８】一般に、変調信号の角周波数ω(t)は或る
時刻ｔにおける位相φ(t)の変化分（傾き）として定義
され、角周波数ω(t)は（１）式で表される。

【００１９】 ω(t) ＝dφ(t)/dt＝lim{φ(t+δt)-φ(t)}/δt＝lim{φ(t)-φ(t-δt)}/δ t δt→0 δt→0 ・・・・・（１）

【００２０】ここで、時間ｔの進行（変化）に対してφ
(t)の変化が十分に緩やかなものであると仮定すると、
時刻ｔにおける位相φ(t)の傾きは、時刻ｔの近傍にお
ける時間幅δｔに対する位相の変化分に近似するので、
（１）式は（２）式のように近似的に表される。

【００２１】 ω(t) ≒ φ(t)-φ(t-δt)}/δt ・・・・・（２）

【００２２】さらに、（２）式を（３）式のように書き
換えると、（３）式の左辺は時間幅δｔにおける位相の
変化分を表わす。

【００２３】 φ(t)-φ(t-δt)} ≒ ω(t)・δt ・・・・・（３）

【００２４】ここで、変調信号のシンボル周期をＴ_Sと
し、δｔ＝Ｔ_S／Ｎ（Ｎは正の整数）とおくと、（３）
式は（４）式のように書き換えられる。

【００２５】 φ(t)-φ(t-T_S/N)} ≒ ω(t)・T_S/N ・・・・・（４）

【００２６】即ち、（４）式から理解されるように、時
間ｔの進行に対して変調信号の位相φ(t)の変化が十分
に緩やかに変化するものである場合（（２）式を導く際
の仮定条件）、（４）式の左辺により表される変調信号
の位相の変化分（位相情報）は、角周波数（周波数情
報）に比例するものとなり、変調信号の位相情報からそ
の周波数情報を知ることができる。従って、周波数情報
に変換されて伝送されたディジタル信号は、変調信号の
位相情報を検出して復調することができ、ＦＳＫ復調が
可能となる。

【００２７】以下、上述の概念に基づいた本発明に係る
ＦＳＫ復調器について、図１から図６を参照しながら説
明する。本発明のＦＳＫ復調器は、上述の周波数情報と
位相情報との関係に基づき変調信号の位相情報（周波数
情報）を検出する瞬時位相検出部と、該瞬時位相検出部
により検出された位相情報からデジタル信号を生成する
信号生成部とを備えて構成される。

【００２８】ここで、図１は第１の実施形態のＦＳＫ復
調器が備える瞬時位相検出部の構成図、図２は図１に示
す瞬時位相検出部の動作を説明するためのタイミングチ
ャート、図３は第２の実施形態のＦＳＫ復調器が備える
該瞬時位相検出部の構成図、図４は図３に示す瞬時位相
検出部の動作を説明するためのタイミングチャート、図
５は図３に示す瞬時位相検出部の機能を拡張した場合の
構成図、図６は図５に示す瞬時位相検出部の動作を説明
するためのタイミングチャートである。

【００２９】〔第１の実施の形態について〕先ず、図１
及び図２を参照して、第１の実施の形態に係るＦＳＫ復
調器について説明する。図１に示す本実施形態のＦＳＫ
復調器が備える瞬時位相検出部は、変調信号ＩＦの周期
の８分の１の周期を有するシステムクロック信号ＳＣに
基づき変調信号ＩＦの周期に等しい周期で「０」から
「７」までを繰り返してアップカウントするフリーラン
カウンタ２１と、該フリーランカウンタの出力を反転さ
せるインバータ回路２２と、システムクロック信号ＳＣ
に基づき変調信号ＩＦを取り込んでトリガー信号ＴＧと
して出力するＤ型フリップフロップ２５と、トリガー信
号ＴＧに基づきインバータ回路２２により反転されたフ
リーランカウンタ２１の計数値を取り込むレジスタ回路
２３と、フリーランカウンタ２１が新たな計数周期に入
る際にレジスタ回路２３の内容を取り込むレジスタ２４
とを備えて構成される。ここで、フリーランカウンタ２
１とインバータ回路２２とにより、「７」から「０」を
繰り返してダウンカウントするフリーランカウンタ２０
が構成される。

【００３０】なお、システムクロック信号ＳＣの周期を
変調信号ＩＦの周期の８分の１として、フリーランカウ
ンタ２１が「０」から「７」までを計数する計数周期と
変調信号ＩＦの周期とは一致している必要があるが、Ｆ
ＳＫ方式の復調は準同期検波方式であることに加えて、
変調信号ＩＦの周波数は伝送する情報によって変動する
ものであることから、システムクロック信号ＳＣの周期
を正確に変調信号ＩＦの周期の８分の１として、「０」
から「７」までの繰り返し周期（計数周期）を変調信号
ＩＦの周期に必ずしも等しくする必要はなく、変調信号
ＩＦの各１周期に対して計数値の「０」から「７」まで
が対応づけられていればよい。

【００３１】上述のフリーランカウンタ２１は、システ
ムクロック信号ＳＣを２倍周期に分周して計数値の下位
ビット（ＬＳＢ）信号Ｑ０を生成するインバータ２１ａ
／Ｄ型フリップフロップ２１Ａと、Ｄ型フリップフロッ
プ２１Ａの出力を２倍周期に分周して中位ビット信号Ｑ
１を生成する排他的論理和２１ｂ／Ｄ型フリップフロッ
プ２１Ｂと、中位ビット信号Ｑ１を２倍周期（下位ビッ
トの４倍周期）に分周して上位ビット信号Ｑ２を生成す
ると共に中位ビット及び下位ビットが論理値１となった
次の計数周期で出力をリセットする論理積２１ｃ／排他
的論理和２１ｄ／Ｄ型フリップフロップ２１Ｃとから構
成される。

【００３２】また、インバータ回路２２は、Ｄ型フリッ
プフロップ２１Ａ〜２１Ｃがそれぞれ出力する下位、中
位、上位ビットの各論理値を反転するインバータ２２Ａ
〜２２Ｃから構成され、フリーランカウンタ２１のアッ
プカウントの計数値をダウンカウントの計数値に変換し
て、後述の変調信号ＩＦの位相の進み／遅れと計数値の
大／小とを対応づける。

【００３３】さらに、レジスタ回路２３は、インバータ
回路２２によりそれぞれ反転された計数値の下位、中
位、上位の各ビットＱ０〜Ｑ２をトリガー信号ＴＧの立
ち上がりエッジで取り込むＤ型フリップフロップ２３Ａ
〜２３Ｃから構成され、この後段側のレジスタ回路２４
は、レジスタ回路２３の内容をインバータ２２Ｃにより
反転された上位ビット信号Ｑ２の立ち下がりエッジで取
り込むＤ型フリップフロップ２４Ａ〜２４Ｃから構成さ
れる。このように、レジスタ回路をマスター側とスレー
ブ側の２段で構成することにより、変調信号ＩＦの位相
情報を一定の時間間隔で出力することが可能となる。

【００３４】なお、Ｄ型フリップフロップ２１Ａ〜２１
Ｃ、２３Ａ〜２３Ｃ、２４Ａ〜２４Ｃの内容は、クリア
信号ＣＬＲによりクリアされる。従って、例えば変調信
号ＩＦのシンボル周期の始めに各Ｄ型フリップフロップ
をクリアすれば、各シンボル周期の先頭を基準として変
調信号ＩＦの位相情報が検出されるものとなる。

【００３５】このように構成された図１に示す瞬時位相
検出部の動作を、図２のタイミングチャートを参照して
説明する。変調信号ＩＦの周期Ｔに対して、システムク
ロック信号ＳＣは約８周期を有する信号として図示しな
いクロックジェネレータにより生成される。このシステ
ムクロック信号ＳＣの立ち上がりエッジでＤ型フリップ
フロップ２１Ａの出力は反転を交互に繰り返し、計数値
の下位ビット信号Ｑ０となる。

【００３６】また、Ｄ型フリップフロップ２１Ｂは、シ
ステムクロック信号ＳＣの立ち上がりエッジの２つ毎に
出力の反転を交互に繰り返し、下位ビット信号Ｑ０の２
倍周期を有する中位ビット信号Ｑ１を出力する。さら
に、Ｄ型フリップフロップ２１Ｃは、システムクロック
信号ＳＣの立ち上がりエッジの４つ毎に出力の反転を交
互に繰り返し、中位ビット信号Ｑ１の２倍周期を有する
上位ビット信号Ｑ２を出力する。

【００３７】これらＤ型フリップフロップ２１Ａ〜２１
Ｃを備えるフリーランカウンタ２１は、「０」（Q0,Q1,
Q2=0,0,0）から「７」（Q0,Q1,Q2=1,1,1）の間を繰り返
しアップカウントして、ビット信号Ｑ０〜Ｑ２の３ビッ
トからなる計数値をインバータ回路２２に与える。イン
バータ回路２２は、フリーランカウンタ２１が出力する
計数値の各ビットの論理値を反転させ、ダウンカウント
の計数値ＣＴに変換する。

【００３８】一方、Ｄ型フリップフロップ２５は、シス
テムクロック信号ＳＣの立ち下がりエッジで変調信号Ｉ
Ｆを取り込み、この変調信号ＩＦをシステムクロック信
号ＳＣの半クロック分遅延させたトリガー信号ＴＧを生
成する。このトリガー信号ＴＧの立ち上がりエッジで、
フリーランカウンタ２０の計数値ＣＴとして「５」がレ
ジスタ回路２３に取り込まれる。

【００３９】このとき、トリガー信号ＴＧは、フリーラ
ンカウンタ２０の計数値ＣＴの変化に対して変調信号Ｉ
Ｆをシステムクロック信号ＳＣの半クロック分だけ遅ら
せたものとして生成されるので、レジスタ回路２３は、
フリーランカウンタ２０の出力の遷移点から遅れて計数
値ＣＴを取り込み、遷移状態にある不確定な計数値を取
り込むことがない。

【００４０】次に、レジスタ回路２４はフリーランカウ
ンタ２０の上位ビット信号（Ｑ２の反転信号）の立ち上
がり(次の計数周期の始まり)でレジスタ回路２３に取り
込まれた計数値「５」を取り込み、これを位相情報Ｆと
して出力する。この後、レジスタ回路２３は次の計数周
期での計数値ＣＴの取り込みに備える。次に、図示しな
い信号生成部は、上述の瞬時位相検出部により検出した
位相情報Ｆを相当する周波数偏位に換算し、さらにその
偏位に対応したデジタルデータを順次生成する。

【００４１】ここで、フリーランカウンタ２０が出力す
る計数値ＣＴ（「７」〜「０」）は、変調信号ＩＦの１
周期を８分割して得られる時間領域のそれぞれに対応
し、変調信号ＩＦを遅延させて生成されたトリガー信号
ＴＧによりレジスタ回路２４に取り込まれた計数値ＣＴ
は変調信号ＩＦの遷移点の位相に対応する。この計数値
ＣＴの値が大きいほど（変調信号ＩＦの位相が小さい
程）変調信号ＩＦの周波数が高いものとなる。

【００４２】以上により、瞬時位相検出部により検出さ
れた変調信号ＩＦの位相情報は、信号生成部により変調
信号の周波数情報に対応するディジタル信号に変換され
て、変調信号がディジタル信号に復調される。なお、本
実施形態では、変調信号ＩＦの１周期を８つの時間領域
に分割して位相情報（周波数情報）を特定する場合を例
として説明したが、さらに細かく分割するように構成す
れば、変調信号の位相情報の検出精度をさらに高めるこ
とができる。

【００４３】〔第２の実施の形態について〕次に、本発
明の第２の実施の形態に係るＦＳＫ復調器が備える瞬時
位相検出部について、図３及び図４を参照して説明す
る。本実施形態の瞬時位相検出部は、変調信号ＩＦの位
相情報の取り込みを、システムクロック信号ＳＣの立ち
上がりエッジ及び立ち下がりエッジの双方のエッジで行
い、位相情報の検出精度を高めるものである。なお、図
３において、図１に示す第１の実施形態に係る要素と同
一或いは相当する要素には同一符号を付して、説明を省
略する。

【００４４】図３に示す本実施形態のＦＳＫ復調器が備
える瞬時位相検出部は、図１に示す第１の実施形態の構
成に加えて、システムクロック信号ＳＣの立ち上がりエ
ッジで変調信号ＩＦを取り込んで出力するＤ型フリップ
フロップ回路２６と、Ｄ型フリップフロップ２５の出力
の立ち上がりエッジでＤ型フリップフロップ２６の出力
を取り込むレジスタ回路２３Ｄと、フリーランカウンタ
２０の上位ビットの立ち上がりでエッジでＤ型フリップ
フロップ２３Ａの出力を取り込むレジスタ回路２４Ｄ
と、レジスタ回路２４の内容にレジスタ回路２４Ｄの内
容を加算する加算器２７とを備えて構成される。

【００４５】なお、後述の図４に示すように、本実施形
態のフリーランカウンタ２０の計数値ＣＴは、偶数値を
採るものとなっているが、これは加算器２７の加算結果
が整数となるように便宜的に割り当てたものであって、
フリーランカウンタ２０が出力する計数値のバイナリー
コードに対して割り当てられる１０進数のキャラクター
は、周波数の変化を相対的に表現できるものであれば、
どのようであってもよい。

【００４６】以下、図４を参照して、前述の第１の実施
形態との相違点を中心として、その動作を説明する。本
実施形態に特有な構成要素であるＤ型フリップフロップ
２６は、Ｄ型フリップフロップ２５がシステムクロック
信号ＳＣの立ち下がりエッジで変調信号ＩＦを取り込む
半クロック周期前に、このシステムクロック信号ＳＣの
立ち上がりエッジで変調信号ＩＦのレベル（論理値）を
取り込み、このレベルを表す信号ＳＣＲを出力する。そ
して、この信号ＳＣＲは、レジスタ回路２３Ｄ及び２４
Ｄに取り込まれ、加算器２７がレジスタ回路２４の内容
（計数値ＣＴ）に信号ＳＣＲを加算する。

【００４７】従って、例えば、図４に例示するように、
周期Ｔにおいて、レジスタ回路２３に取り込まれた計数
値ＣＴが「１０」の場合、この計数値「１０」を取り込
む際の信号ＳＣＲは論理値１であることから、少なくと
も、レジスタ回路２３が計数値ＣＴを取り込む半クロッ
ク周期前において、変調信号ＩＦは論理値１であったこ
とを知ることができる。

【００４８】従って、加算器２７により、レジスタ回路
２３，２４が取り込んだ計数値「１０」に対してレジス
タ２３Ｄ，２４Ｄが取り込んだ信号ＳＣＴの論理値
「１」を加算し、計数値ＣＴを１段階増やして「１１」
に修正した計数値を位相情報ＦＵとして生成すれば、位
相情報の検出精度が上がることとなる。

【００４９】また、図４に例示する周期Ｔの次の周期
（符号なし）のように、レジスタ回路２３に取り込まれ
た計数値ＣＴが「１２」であって、この計数値「１２」
を取り込む際の信号ＳＣＲが論理値０である場合、シス
テムクロック信号ＳＣの半クロック周期前において、変
調信号ＩＦは論理値０である。従って、この場合、加算
器２７は、計数値「１２」に対して信号ＳＣＴの論理値
として「０」を加算し、計数値ＦＵを計数値ＣＴと同値
とする。

【００５０】このように、本実施形態によれば、システ
ムクロック信号ＳＣの立ち上がりエッジと立ち下がりエ
ッジとで変調信号ＩＦを取り込んで、計数値ＣＴを修正
するので、前述の図１に示す第１の実施形態に比較し
て、２倍の検出精度で変調信号ＩＦの遷移点の時間位置
（位相情報）を知ることができ、システムクロック信号
ＳＣの周波数を上げることなく、位相情報Ｆの精度を上
げることができる。

【００５１】次に、図５及び図６を参照して、本実施形
態の構成を拡張した瞬時位相検出器について説明する。
この検出器は、変調信号ＩＦの立ち上がり及び立ち下が
りの両方のエッジの時間位置を求めることができるよう
に図３の構成を拡張したものであり、さらに位相情報の
検出精度を向上させるものである。なお、図５におい
て、図３に示す要素と同一或いは相当する要素には同一
符号を付し、その説明を省略する。

【００５２】即ち、図５に示す瞬時位相検出部は、図３
に示す構成に加えて、Ｄ型フリップフロップ２５及び２
６の出力をそれぞれ反転させてトリガー信号ＴＧｂ及び
信号ＳＣＲｂとするインバータＮ１及びＮ２と、変調信
号ＩＦの立ち下がりエッジの時間位置に対応する計数値
ＣＴＴを取り込むレジスタ回路６５及び６６と、Ｄ型フ
リップフロップ２５の出力の立ち下がりエッジでＤ型フ
リップフロップ２６の反転出力を取り込むレジスタ回路
６５Ｄと、フリーランカウンタ２１の上位ビットの立ち
下がりでエッジでＤ型フリップフロップ６５Ｄの出力を
取り込むレジスタ回路６６Ｄと、レジスタ回路２４の内
容をレジスタ回路２４Ｄの内容で修正して得られる位相
情報ＦＵと、レジスタ回路６６の内容をレジスタ回路６
６Ｄの内容で修正して得られる位相情報ＦＤとを加算し
て位相情報Ｐを生成する加算器６９とを備えて構成され
る。

【００５３】前述のようにレジスタ回路２３、２４は変
調信号ＩＦの立ち上がりエッジの時間位置の計数値を取
り込むものであるのに対し、本実施形態に特有なレジス
タ回路６５、６６は、変調信号ＩＦの立ち下がりエッジ
の時間位置の計数値を取り込むものである。

【００５４】ここで、レジスタ回路２３に入力する計数
値ＣＴは、フリーランカウンタ２１の出力をインバータ
回路２２により反転させたものであるに対し、レジスタ
回路６５に入力する計数値ＣＴＴは、フリーランカウン
タ２１の３ビットの出力のうち、上位ビットのみを反転
させずに取り出したものとなっている。従って、計数値
ＣＴＴは計数値ＣＴに対して変調信号ＩＦの立ち上がり
エッジと立ち下がりエッジとの位相差（周期Ｔの半周期
分＝８カウント分）だけシフトしたものとなる。

【００５５】このように構成された図５に示す瞬時位相
検出部は、以下に説明するように、変調信号ＩＦの立ち
上がりエッジ及び立ち下がりエッジの両方のエッジの位
相情報の取り込みを、システムクロック信号ＳＣの立ち
上がりエッジ及び立ち下がりエッジの双方のエッジで行
い、位相情報の検出精度をさらに高めるものとなる。

【００５６】即ち、図５において、レジスタ回路２３が
入力する計数値ＣＴが「１４」を起点としてダウンカウ
ントするものであるのに対して、この瞬時位相検出器に
特有な構成要素であるレジスタ回路６５が入力する計数
値ＣＴＴは、計数値ＣＴに対して８カウント分だけシフ
トした「６」を起点としてダウンカウントする。このよ
うに、計数値ＣＴＴの初期値をシフトさせることによ
り、変調信号ＩＦの立ち上がりと立ち下がりとの両エッ
ジ間の位相差がキャンセルされて、位相情報を求めるた
めの量として等価なものとなる。

【００５７】このように変調信号の立ち上がりと立ち下
がりのエッジに計数値を整合させて、変調信号ＩＦの立
ち上がり及び立ち下がりの両エッジについて、それぞれ
位相情報ＦＵ及びＦＤの検出を並列的に行い、これら位
相情報ＦＵとＦＤとを加算器６９により加算処理してス
ムージングし、５ビットのバイナリーコードＰ［０］〜
Ｐ［４］からなる位相情報Ｐを生成する。

【００５８】図６に示す例では、変調信号ＩＦの立ち上
がりエッジＥ₁から求められた計数値が「１０」である
のに対して、変調信号ＩＦの立ち下がりエッジＥ₂から
求められた計数値も「１０」である。これらの計数値は
レジスタ回路２４Ｄ，６６Ｄのそれぞれの内容と共に加
算器６９に与えられ、加算器６９は、修正された位相情
報ＦＵ（＝「１１」）とＦＤ（＝［「１１」）とを加算
し、位相情報Ｐとして「２２」を生成する。

【００５９】この場合、位相情報Ｐの値自体は、図３の
瞬時位相検出器に比べて大きなものとなるが、前述した
ように、この位相情報は周波数情報を相対的に把握でき
るものであれば足り、その値自体はどのように定めても
良い。従って、加算して得られた計数値「２２」を、敢
えて２で除して平均することなく、そのままで取り扱っ
ても、何ら不都合はない。

【００６０】ここで、仮に一方の位相情報ＦＵが「１
０」であったとすれば、位相情報Ｐは「２１」となり、
「１」のずれが生じ、位相情報Ｐは「１」を最小単位と
して変化する。従って、位相情報Ｐが取り得る最大値は
３１であるから、位相情報Ｐは３２分の１の検出精度で
表現されるものとなる。因に、前述の図１に示す瞬時位
相検出器の場合、位相情報Ｆは８分の１の精度で検出さ
れ、図３に示す瞬時位相検出器の場合、位相情報ＦＵは
１６分の１の精度で検出される。

【００６１】なお、位相情報ＦＵとＦＤとを検出するた
めの変調信号ＩＦの立ち上がりエッジと立ち下がりエッ
ジが同一周期内のものではなく、例えば位相情報ＦＤを
検出する変調信号ＩＦの立ち下がりエッジの位相が０°
であって、位相情報ＦＵを検出する変調信号ＩＦの立ち
上がりエッジが３５０°である場合のように、一方の位
相（この場合立ち下がりエッジの位相）が３６０°を越
えて一周したものである場合には、これらの位相差の平
均を演算するに際し、立ち下がりエッジの位相を０°と
せずに３６０°と判定処理して加算演算する必要があ
り、このための判定処理を含んだ加算回路が必要とな
る。因に、この例の場合には、３６０°と０°との平均
値１７５°ではなく、３６０°と３５０°との平均値３
５５°が求められる位相の平均値となる。

【００６２】

【発明の効果】以上の説明から明らかなように、本発明
によれば、以下のような効果を得ることができる。即
ち、請求項１及び請求項２に記載の発明にかかるＦＳＫ
復調器によれば、変調信号の遷移点の時間位置（位相情
報）を計数手段（フリーランカウンタ）の計数値として
検出し、位相情報が周波数情報に比例することを利用し
て、検出された計数値から周波数情報を特定するように
構成したので、アナログ回路を含むことなくディジタル
回路のみから装置を構成することができ、構成部品点数
を削減して装置の小型化を可能とする。

【００６３】また、請求項３に記載の発明にかかるＦＳ
Ｋ復調器によれば、システムクロック信号の立ち上がり
及び立ち下がりの両方のエッジを用いて変調信号の位相
情報を検出するように構成したので、請求項１及び請求
項２に記載の発明にかかるＦＳＫ復調器により得られる
効果に加えて、消費電力の増加を伴うことなく高精度且
つ高速に位相情報の検出を行うことができ、高度無線呼
び出しシステムの受信機への適用が可能となる。

【図面の簡単な説明】

【図１】第１の実施形態のＦＳＫ復調器が備える瞬時位
相検出部の構成図である。

【図２】図１に示す瞬時位相検出部の動作を説明するた
めのタイミングチャートである。

【図３】第２の実施形態のＦＳＫ復調器が備える該瞬時
位相検出部の構成図である。

【図４】図３に示す瞬時位相検出部の動作を説明するた
めのタイミングチャートである。

【図５】図３に示す瞬時位相検出部の機能を拡張して再
構成した瞬時位相検出部の構成図である。

【図６】図５に示す瞬時位相検出部の動作を説明するた
めのタイミングチャートである。

【図７】ＦＳＫ復調器の全体ブロック図である。

【符号の説明】

２０ フリーランカウンタ（ダウンカウント） ２１ フリーランカウンタ（アップカウント） ２１ａ，２２Ａ〜２２Ｃ インバータ ２１ｂ，２１ｄ 排他的論理和 ２１ｃ 論理積 ２２ インバータ回路 ２３，２４，６５，６６ レジスタ回路 ２３Ａ〜２３Ｄ，２４Ａ〜２４Ｄ，２５，２６ Ｄ型フ
リップフロップ ６５Ｄ，６６Ｄ Ｄ型フリップフロップ ２７，６９ 加算器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＦＳＫ方式を用いて変調された変調信号
   をデジタル信号に復調するＦＳＫ復調器であって、 前記変調信号の１周期を分割して得られる複数の時間領
   域に対応づけて計数する計数手段と、 前記１周期における変調信号の遷移点が属する時間領域
   に対応する前記計数手段の計数値を特定する計数値特定
   手段と、 前記計数値に基づきディジタル信号を生成する信号生成
   手段と、 を備えたことを特徴とするＦＳＫ復調器。
2. 【請求項２】 ＦＳＫ方式を用いて変調された変調信号
   をデジタル信号に復調するＦＳＫ復調器であって、 システムクロック信号に基づき前記変調信号の周期に近
   似する周期で計数を繰り返すフリーランカウンタ回路
   と、 前記システムクロック信号をクロックとして前記変調信
   号を取り込んで出力するＤ型フリップフロップ回路と、 前記Ｄ型フリップフロップ回路の出力に基づき前記フリ
   ーランカウンタ回路の計数値を取り込むレジスタ回路
   と、 前記レジスタ回路に取り込まれた前記計数値に基づきデ
   ジタル信号を生成する信号生成手段と、 を備えたことを特徴とするＦＳＫ復調器。
3. 【請求項３】 ＦＳＫ方式を用いて変調された変調信号
   をデジタル信号に復調するＦＳＫ復調器であって、 システムクロック信号に基づき前記変調信号の周期に近
   似する周期で計数を繰り返すフリーランカウンタ回路
   と、 前記システムクロック信号の立ち下がりエッジに基づい
   て前記変調信号を取り込んで出力する第１のＤ型フリッ
   プフロップ回路と、 前記システムクロック信号の立ち上がりエッジに基づい
   て前記変調信号を取り込んで出力する第２のＤ型フリッ
   プフロップ回路と、 前記第１のＤ型フリップフロップ回路の出力に基づき前
   記フリーランカウンタ回路の計数値を取り込む第１のレ
   ジスタ回路と、 前記第１のＤ型フリップフロップ回路の出力に基づき前
   記第２のＤ型フリップフロップ回路の出力を取り込む第
   ２のレジスタ回路と、 前記第１のレジスタ回路の内容に前記第２のレジスタ回
   路の内容を加算する加算器と、 前記加算器の加算結果に基づきデジタル信号を生成する
   信号生成手段と、 を備えたことを特徴とするＦＳＫ復調器。