JPH0799741B2 - 半導体デバイスの作成法 - Google Patents

半導体デバイスの作成法

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JPH0799741B2
JPH0799741B2 JP60166964A JP16696485A JPH0799741B2 JP H0799741 B2 JPH0799741 B2 JP H0799741B2 JP 60166964 A JP60166964 A JP 60166964A JP 16696485 A JP16696485 A JP 16696485A JP H0799741 B2 JPH0799741 B2 JP H0799741B2
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layer
iii
semiconductor
resist
epitaxial layer
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Description

【発明の詳細な説明】 本発明は、選択的領域生長およびリフト−オフ（lift−
off）を用いる半導体素子作製に関する。
半導体素子の作製には、しばしばウエハーと呼ばれる基
板上に１つまたはそれ以上のエピタキシヤル層を生長さ
せる技術が必要とされる。それゆえに、液相エピタキシ
ーや分子線エピタキシーなどの技術を含めた種々のエピ
タキシヤル生長技術が開発されている。通常MBEと呼ば
れる後者の技術は、例えば、正確に制御された範囲およ
びドーピング濃度で非常に薄い層を生成させることが出
来る。
しかしながら、多数の素子作製工程に対しては、第１エ
ピタキシヤル層が生長した後にさらにその層の処理が必
要となる。この処理には、レジスト層の堆積および、レ
ジストの開口部（すなわち、最上部エピタキシヤル層表
面部分を露出させるために形成されたレジストのパター
ン）の選択性形成による表面のパターニングが含まれ得
る。この露出表面はただちに例えば、イオン注入により
さらに処理され得る。他に、露出材料が選択的に除去さ
れ得る。
単結晶材料をウエハーの選択領域上に生長させることが
出来た場合、いくつかの処理段階をはぶくことができ、
非常に融通性がデバイス処理において得られた。それゆ
えに、選択的領域生長技術が開発されてきた。そういつ
た技術の１つは、ジヤーナルオブアプライドフイジツク
ス（Journal of Appllied Physics）,46,783−785ペー
ジ、1975に記述されている。この技術において、アモル
フアスSiO2の層が、III−Ｖ族化合物半導体のエピタキ
シヤル層上に堆積され、エピタキシヤル層の選択部分を
露出させるためにパターニングされる。次のMBEによる
生長の際、多結晶材料がアモルフアス材料上に形成さ
れ、同時に、良質な単結晶材料が、SiO2マスクのそばの
開口部つまり露出領域において生長する。これは、多結
晶半導体材料が高い抵抗性を示し、絶縁分離のために使
用されることが出来るゆえに、望ましい構造である。す
なわち、単結晶材料がさらに処理され、多結晶材料によ
り電気的にたがいに分離されたデバイスが形成出来る。
上記選択領域生長技術は、多くのデバイス製作段階に有
利に使用されるが、いくつかの必要とされる製作段階
が、多結晶材料を除去しないかぎり進行出来ないために
すべてのデバイスについて完全に十分なものではない。
ウエハーから多結晶材料を除去する問題は、パターン化
されたSiシヤドウマスクを用いることにより解決され得
る。不要な多結晶材料は、マスク上には堆積されるが、
ウエハー上には堆積されない。これらのメカニカル（me
chanical）マスクは、しかしながら、集積回路製作のた
めに、完全に実用的ではない。１μｍ形のマスクすなわ
ちミクロンサイズ形マスクは、作成されているが、複合
パターンを有するマスクは、その作成がむずかしい。加
えて、連続した処理段階は、マイクロメーターの範囲内
で、前もつて形成された層に対してマスクアライメント
（alignment）を必要とする。アラインメントは、シリ
コンマスクとIII−Ｖ族化合物半導体が典型的に異なる
熱膨張係数を有するために、しばしば、さらにむずかし
いものとなる。広い領域にわたるこれらマスクの正確な
アラインメントは、同温度でのウエハーおよびマスクの
維持が困難であるがゆえに、非常にむずかしい。多結晶
材料の存在により生じた問題を解決するための１つの方
法において、多結晶材料および単結晶材料を異なる速度
で除去する選択的エツチング剤を使用する。しかしなが
ら、それからは、作用を受けなかつた、ウエハーの選択
生長単結晶部分を残してしまう、すなわち、単結晶が全
く除去されないかまたは少しだけしか除去されないため
に、リスト−オフ技術が好ましい。そういつたリフト−
オフ技術はマスク材料としてSiO2を用いるGaAsMBEにつ
いて実証されている。例えば、米国特許第4,111,725号
（1978年９月５日，チヨー，デロレンゾおよびマホーニ
ー（Cho,Dilorenzo and Mahoney）） これは興味ある技術であるが、ウエハーが、SiO2を堆積
させるために超高眞空MBE生長チヤンバーから典型的に
移動されるために、いくぶん不利な点を持つている。こ
れは、エピタキシヤル層が、上記生長チヤンバーからの
移動の後、および、アモルフアスSiO2層の堆積の前に汚
染され得ることを意味している。
III−Ｖ族半導体材料は、例えば、MBE眞空チヤンバー中
で、半導体上に堆積された金属層を用いて、リフト−オ
フ技術を使用してパターン化され得る。この方法は以下
で構成される。
１） III−Ｖ族半導体材料上に金属層を堆積させる。
２） 半導体材料の選択部分を露出するために上記金属
層をパターニングする。
および ３） 例えば、パターン化金属層によりなる、マスクの
開口部を介してIII−Ｖ族半導体を堆積させることによ
り露出材料を変化させる。
すべての段階は、MBE眞空システム中で行なわれる。金
属は、半導体材料のエツチング特性に相補的であるべき
である。一つの具体例において、半導体材料がただちに
堆積され、リスト−オフ技術が、最初の半導体材料上の
エピタキシヤル半導体材料を残して、マスク材料およ
び、上に横たわる多結晶半導体材料を除去するために使
用される。所望により、上記処理過程は、さらに他のエ
ピタキシヤル半導体層の堆積をくり返し得る。好ましい
具体例において、金属層は、タングステンで構成され、
この金属は、III−Ｖ半導体に対して、相対的に高温で
も非反応性であり、III−Ｖ半導体材料のドライエツチ
ング化学特性と相補性を有するがゆえに好ましい金属で
ある。それゆえに、プラズマ処理に適したリフト−オフ
過程および完全なパターニングが行なわれ得る。
かかる発見に基づいてなされた本発明は、III−Ｖ族半
導体構造の選択された領域上にIII−Ｖ族エピタキシャ
ル層を有する半導体デバイスの作成方法において、 III−Ｖ族半導体構造を成長させる工程（第１図参
照）； 該III−Ｖ族半導体構造の表面上に金属層を形成させる
工程であって、前記成長工程および該形成工程を同一の
真空系内において行い、かつ前記金属がタングステン、
モリブデン、タンタルおよびニオブからなる群より選ば
れるものである工程（第１図参照）； 前記金属層にパターン形成して前記半導体構造の表面の
一部を露出させる工程（第２図及び第３図参照）； 前記半導体構造の表面の露出させた部分上に、少なくと
も一つのIII−Ｖ族エピタキシャル層を成長させる工程
（第６図参照）；および 前記パターン化された金属層を除去して前記III−Ｖ族
半導体構造上に前記III−Ｖ族エピタキシャル層を残す
工程（第７図参照）を含むことを特徴とする半導体デバ
イスの作成方法よりなる。
本発明を、タングステンを用いてGaAsエピタキシヤル層
をパターニングし、そのマスクの開口部を通して単結晶
物質の再成長を行なうという実施態様に基づき、具体的
に説明する。そうすれば、他の実施態様は当業者には明
らかとなろう。簡明を期すため、図中の各要素は正しい
スケールで描かれてはいない。
第１図は、GaAs基体10、GaAsエピタキシヤル層である要
素20およびタングステン層30を示したものである。GaAs
エピタキシヤル層20は従来の方法たとえばMBE法によりG
aAs基体上に成長させられるが、そのGaAs基体は、たと
えば臭素メタノール中で化学的にポリシングするなどし
て製造され、エツチングされ、さらに成長の前にヒ素線
束中および所望の成長温度にて熱的に清浄される。
GaAs基体上のGaAs層以外の構造も用いることができる。
たとえば要素20はシングルまたはダブルヘテロ構造であ
つてもよい。そのような構造は異なる半導体間の接合を
それぞれ１つまたは２つ有る。
エピタキシヤル層20を成長させた後、同じ眞空系内に設
けられた電子線蒸発源から金属層30をウエハ全面にわた
つて堆積させる。金属層の蒸着は同じ眞空系内で行な
う。というのは、そうすることにより、もしウエハをそ
の系内から取出すとすれば生ずるであろうエピタキシヤ
ル層の何らかの汚染を防ぐことになるからである。タン
グステンの堆積は眞空インターロツクを介して成長室に
接続した室において行なえば十分であり、成長室で行な
う必要はない。
タングステンは半導体成長温度で蒸着させてもよいし、
エピタキシヤル層の成長後にウエハを冷却してから堆積
させてもよい。金属層の堆積は高い成長温度を行なうこ
とが望ましい。というのは、たとえば眞空中の残存不純
物のエピタキシヤル表面への堆積が少なくなると思われ
るからである。また高温での堆積は、400℃以上で行な
われた場合には、よりすぐれた機械的性質をもたらすと
思われる。金属層の厚さは50ないし1000nmの間が望まし
い。これより薄いと、リフト・オフ法を用いたときにア
ンダーカツトが困難となるため、望ましくない。
ここで金属層をパターニングする。これは典型的には金
属上にレジスト層を堆積させ、そのレジスト層を選択的
に照射することにより行なわれる。照射はレジストを変
質させるため、適当な現像剤を用いたときに、照射され
た部分と照射されなかつた部分とが異なる除去速度を有
することになる。ここでそのレジストが正であるか負で
あるかにより、レジストの照射された部分または照射さ
れなかつた部分が除かれ、その下のタングステン層を露
出させることになる。一例を示すと、ガラス状GexSe1-x
層をタングステン層の上に蒸着させることができる。こ
れは無機レジストであり、たとえばアプライド・フイジ
クス・レターズ（Applied Physics Letters）第36巻107
〜109頁（1980年１月１日）に記述されている。ここで
この無機レジストの上に、典型的には3nm厚のAg2Se薄層
を蒸着する。このレジストに眞空中にてマスクを通して
選択的に紫外光を照射する。光はAgイオンをレジスト層
内に移動させ、レジストに適当な現像剤を作用させた際
の反応性において、照射された部分を照射されなかつた
部分に比べてより反応性に乏しくなる。照射されなかつ
た部分はたとえばプラズマまたは反応性イオンエツチン
グにより除去される（すなわちレジストが現像され
る。）。これにより、層40がパターニングンされたレジ
ストである第２図に示されるようなパターニングされた
構造が得られる簡明を期すため、パターニングされたレ
ジストの１つの部分だけが示されている。典型的には複
数の開口部が形成されることは容易に認識されよう。
下層であるタングステン層を除去するにはCF4またはCF4
＋O2プラズマ・エツチングを用いることができる。これ
により、第３図に示されるパターニングされた構造が得
られる。これらおよび他の既知のフツ素含有プラズマ・
エツチングを用いることが望ましい。というのは、Al、
GaおよびInのようなIII族元素は非揮発性のフツ化物を
作り、これらの半導体がフツ素を主体としたプラズマで
は実用上エツチングされないために、エツチングがIII
−Ｖ族半導体の表面で停止するからである。またある種
の態様においては、金属層をエツチングせず今露出した
半導体層を除去するような別のエツチングが用いられ得
ることも認識されよう。この場合には第４図に示される
構造が得られる。III−Ｖ族半導体に対するこの工程に
は塩素含有エツチングを用いることが好ましい。しかし
ながら、光照射されたGexSe1-xに被われた半導体の部分
は、フツ素または塩素を含有するプラズマで容易にエツ
チングされない。したがつて、マスクがウエハに影を落
としたことにより露出した半導体層と、光がマスクを通
過したことによりW/GexSe1-x層によつて被われた半導体
層により、パターンが得られる。
ここでGexSe1-x（すなわちレジスト）層を、たとえば眞
空中で適当な温度まで加熱することによる熱蒸発などに
より蒸発させて除く。これによる構造は第５図に示され
る。ここに、露出した表面を修飾するという次の素子製
造を工程に供されるパターニングされた半導体表面が得
られた。このあとに考えられる工程としては、半導体再
成長、金属被覆、誘電体堆積、熱酸化、選択的プラズマ
・エツチング、イオン注入などがある。
以上に記した全製造工程を成長室で行なう必要はなく、
変法が考えられる。たとえば、金属層を堆積させた後、
パターニングのためにその構造をMBE系からとり出して
もよい。たとえば、標準的フオトレジストをウエハ上に
回転塗布した後、パターニングしてもよい。まずレジス
トをパターニングし、続いてたとえばプラズマ・エツチ
ングを用いてレジストのパターニングにより露出したタ
ングステン層部分を除去する。タングステン層をパター
ニングし、残つたレジスト層を除去した後、第５図に示
されるものと同様になつたウエハをMBE系の中に再び入
れることができる。
もし半導体表面に残留不純物たとえば数層の酸素単一層
が存在する場合には、これらの層をたとえば熱脱着また
は選択領域プラズマ・エツチングにより次の製造工程の
前に除去し、清浄な表面を得ることができる。この清浄
な表面は、再成長においてたとえば平面（planar）構造
を得るために必要である。この清浄化工程は成長室また
はインターロツクを介して成長室に接続された眞空室に
おいて行なわれる。
ここでエピタキシヤル再成長を行なうことができる。Ga
Asが成長し、第６図に示される構造が得られる。タング
ステン層30の上には多結晶層50が形成され、GaAs層20の
上には単結晶GaAs層60が形成される。GaAs層の上にエピ
タキシヤル成長する他の半導体層を形成することもでき
る。また、１以上のヘテロ結合を形成する２以上の層を
成長させることもできる。成長させる材料の細かい性質
にかかわらず、その層厚は金属層の厚さおよびエツチ・
バツク（etch−back）の深さの合計より小さくなければ
ならない。
ここで、たとえば先に記載したようなフツ素を主体とし
たプラズマを用いて、リフト・オフ工程を行なう。GaAs
はこのプラズマによつてエツチングされないため、少な
くとも数百マイクロメーターのタングステン層を再成長
部分の特性に影響をおよぼさずにアンダーカツト（unde
rcut）することができる。このアンダーカツト量はタン
グステンの除去に十分である。これにより、第７図に示
される構造が得られる。
しかしながら、他の金属も有用である。たとえばモリブ
デン、タンタル、ニオブを用いることもできる。しかし
ながら、いくつかの理由によりタングステンが好ましい
金属であると思われる。たとえば、タングステンはIII
−Ｖ族化合物半導体との反応性が最も小さい。また再生
長工程における高温に対しても熱的に安定である。熱的
安定性と同じくらい重要なことは、タングステンが塩素
を含むエツチング剤によりエツチングされないために、
どんな工程の前でも半導体にエツチングによる選択的パ
ターニングを施すことができることである。すなわち、
塩素を含むエツチング剤に対してIII−Ｖ族半導体とは
相補的な性質を有するのである。このため、エツチング
により穿孔し、続いて孔内にてプレーナー表面まで再成
長を行なうことにより、プレーナー素子を製造すること
が可能となる。さらに、タングステンは高いＺを持つた
め、イオン注入されるソースおよびドレイン・コンタク
ト用の自己整合性マスクとして用いられるMESFETゲート
のような適用におけるイオン注入マスクとして有用であ
る。
第７図に示される構造にさらにプロセスを施してもよ
い。たとえば、金属で被覆したり、レジストを塗布して
パターニングしたりすることができる。すなわち上記の
全素子製造工程をくりかえしてもよい。
明瞭に記載された上記製造工程の各種変法は、当業者に
は容易に想到されよう。たとえば、多水準レジストを用
いることができる。ある場合には、これにより解像度が
高まるであろう。また、Ｗの上にSiO2層を堆積させるこ
ともできる。こうする場合には、SiO2のパターニング技
術が用いられよう。
本製造技術により多くの型の素子が製造され得ることは
容易に認識されよう。たとえば、リツジ導波または埋込
みヘテロ構造のようなレーザーが製造され得る。また、
MESFET、JFET、ヘテロ接合バイポールのようなトランジ
スタが製造され得る。さらに、ｐ−ｉ−ｎフオト・ダイ
オードが製造され得る。
【図面の簡単な説明】
第１図乃至第７図は，本発明の従つたデバイスプロセツ
シングの種々の段階を説明するものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジエームス プレスコツト ハービソン アメリカ合衆国 07901 ニユージヤーシ イ，ユニオン，サミツト，ベツドフオード ロード 43 (56)参考文献 特開 昭59−47772（ＪＰ，Ａ) 特開 昭61−5523（ＪＰ，Ａ)

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】III−Ｖ族半導体構造の選択された領域上
    にIII−Ｖ族エピタキシャル層を有する半導体デバイス
    の作成方法において、 III−Ｖ族半導体構造を成長させる工程； 該III−Ｖ族半導体構造の表面上に金属層を形成させる
    工程であって、前記成長工程および該形成工程を同一の
    真空系内において行い、かつ前記金属がタングステン、
    モリブデン、タンタルおよびニオブからなる群より選ば
    れるものである工程； 前記金属層にパターン形成して前記半導体構造の表面の
    一部を露出させる工程； 前記半導体構造の表面の露出させた部分上に、少なくと
    も一つのIII−Ｖ族エピタキシャル層を成長させる工
    程；および 前記パターン化された金属層を除去して前記III−Ｖ族
    半導体構造上に前記III−Ｖ族エピタキシャル層を残す
    工程を含むことを特徴とする半導体デバイスの作成方
    法。
  2. 【請求項２】前記金属がタングステンである特許請求の
    範囲第１項記載の方法。
  3. 【請求項３】前記パターン形成工程と前記エピタキシャ
    ル層成長工程との間に、前記表面の露出させた部分にイ
    オン注入する工程を含む特許請求の範囲第２項記載の方
    法。
  4. 【請求項４】前記パターン形成工程と前記エピタキシャ
    ル層成長工程との間に、前記表面の露出させた部分をプ
    ラズマエッチングする工程を含む特許請求の範囲第２項
    記載の方法。
  5. 【請求項５】前記エッチングを塩素含有プラズマで行う
    特許請求の範囲第４項記載の方法。
  6. 【請求項６】前記除去をリフトオフにより行う特許請求
    の範囲第１項記載の方法。
  7. 【請求項７】前記リフトオフがフッ素含有プラズマを用
    いるものである特許請求の範囲第６項記載の方法。
  8. 【請求項８】前記パターン形成工程が無機質レジストを
    用いるものである特許請求の範囲第１項記載の方法。
  9. 【請求項９】前記レジストがGexSe1-xを含む特許請求の
    範囲第８項記載の方法。
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