JPH08101774A - 可変長命令並列デコード装置 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、従来に比べて構成を大幅に増や
すことなく、従来よりも高い確率で複数の可変長命令を
並列して同時にデコードし、デコード効率の向上を達成
し得る可変長命令並列デコード装置を提供することを目
的とする。 【構成】 この発明は、命令デコーダ２−１，２−２に
よりデコードされた命令の命令長と命令長検出回路５に
より検出された命令長とに基づいて、命令バッファ１に
保持される命令を命令アライナ９により整列して命令デ
コーダ２−１，２−２に対応して入力されるようによう
に構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数の可変長命令を
並列して同時にデコードする可変長命令並列デコード装
置に関する。

【０００２】

【従来の技術】一般に、マイクロプロセッサ等によりな
される命令の実行手順は以下のようである。 （１）「命令フェッチステージ」では、プロセッサの外
部バスを介して命令をメモリからプロセッサ内部の命令
バッファに読み込む。 （２）次に、「命令デコードステージ」では、命令バッ
ファにある命令を命令デコーダに入力して命令をデコー
ドする。また、オペランドとなるレジスタを読み出す。 （３）次に、「実行ステージ」では、デコード結果（演
算器などの制御情報）が演算器を制御し、命令を実行す
る。 （４）最後に、「書き込みステージ」では、実行結果を
レジスタに書き戻す。このような、それぞれのステージ
が例えば１クロックピッチでパイプライン動作する。こ
の発明は（１），（２）のステージに関連するものであ
り、（３），（４）は同一なので以後は考えず、以下こ
のモデルで説明する。

【０００３】固定長命令セットにおける複数命令を同時
にデコードする従来の方法としては、図３及び図４に示
すようなものがある。

【０００４】図３はこの方法を実施する命令バッファ、
命令デコーダのブロック図であり、図４は図３に示す各
ブロックの動作タイミングを示す図である。

【０００５】（１）「命令フェッチ（Ｆ）ステージ」で
は、メモリから２つの命令（ここでは、説明を簡単にす
るため１命令が１ワードの固定された長さを有するもの
とする）が読み出され、ＩＢ（命令バッファ）１０１に
書き込まれる。ＩＢ１０１は２ワードの長さを有する。
この２つの命令には本来実行すべき順序があるが、早い
命令（先に実行すべき命令、第１命令と呼ぶ）はＩＢ１
０１のフィールド１、次の命令（第２命令）はＩＢ１０
１のフィールド２に格納される。

【０００６】（２）「命令デコード（Ｄ）ステージ」
は、１サイクルの前半／後半の２つに分けられる。前半
ではＩＢ１０１にある２命令がそれぞれ１命令ずつデコ
ーダ１０２−１、デコーダ１０２−２に入力されてデコ
ードされる。デコーダ１０２−１とデコーダ１０２−２
とは同じ機能を有するものである。デコード結果はレジ
スタ１０３−１又は１０３−２に前半終了時に書き込ま
れる。

【０００７】Ｄステージの後半では、ソースオペランド
となるレジスタが読み出される。また、デコーダ１０２
−１，２は面積を削減するためにＰＬＡなどのダイナミ
ック回路で構成されることが多いが、この場合には後半
の時間はＰＬＡのプリチャージに使われる。

【０００８】ここで重要なのは、命令長が一定なので第
２命令の位置は固定で、デコードされる以前から分かっ
ており、デコーダ１０２−２に入力すべきフィールドが
ＩＢ１０１のどこに位置しているかがデコード開始前
（Ｄステージの最初）に分かっていることである。した
がって、ＩＢ１０１のフィールド２からデコーダ１０２
−２に直接データ線を接続するだけで、２つの命令を同
時にデコードすることができる。

【０００９】これに対して、可変長命令セットにおける
複数の命令を同時にデコードする従来法の問題点は、第
１命令をデコードすることによってはじめてその命令長
が分かるため、第１命令をデコードする前は第２命令が
命令バッファのどの位置にあるかが分かっていないこと
である。

【００１０】ここでは説明のため、可変長命令が２バイ
トであるショートフォーマットと４バイトであるロング
フォーマットの２種類あるとして、可変長命令セットに
おける複数の命令を同時にデコードする従来の手法を、
図５の可変長命令セットにおける命令バッファ、命令デ
コーダの構成を示す図、及び図６の動作タイミングを示
す図を参照して説明する。

【００１１】（１）「Ｆステージ」では、１サイクル前
の第１命令がショートフォーマットである時、ＩＢ１１
１のフィールド２〜６が左に２バイトシフトされて再び
ＩＢ１１１に書き込まれる。ロングフォーマットである
時は、ＩＢ１１１のフィールド５，６が左に８バイトシ
フトされる。またこの時、メモリから８バイト（２つの
命令以上）がフェッチされて、ＩＢ１１１のシフトして
空いた領域に順番に詰め込まれる。以上の動作を命令ア
ライナ１１２が行なうが、何バイトシフトするかは１サ
イクル前の第１命令の命令長による。

【００１２】（２）「Ｄステージ」では、ＩＢ１１１の
フィールド１とフィールド２がデコーダ１１３−１に、
フィールド３，４がデコーダ１１３−２に供給され、そ
れぞれのデコーダ１１３−１，２により命令がデコード
される。第１命令は必ず正しくデコードされるが、第２
命令が正しくデコードできるのは第１命令の長さが４バ
イトの時だけである。なぜなら、第１命令の長さが２バ
イトの時は、第２命令はフィールド２，３にまたがって
格納されるため、デコーダ１１３−２に正しく第２命令
が供給できないからである。第２命令のデコード結果が
正しいかどうかは、第１命令の命令長で判定し、Ｄステ
ージ後半に第２命令のｉｎｖａｌｉｄ信号として出力さ
れる。

【００１３】このように、第２命令が正しくデコードさ
れないという不具合を解決する方法の一つは、図５に示
す構成に対してＩＢ１１１のフィールド３とフィールド
４を入力とする第３の命令デコーダ（図示せず）を設け
る方法がある。第１命令の長さが２通りしかないので、
デコード後、第１命令が２バイトの場合はデコーダ１１
３−１及び第３の命令デコーダのデコード結果を有効と
し、デコーダ１１３−２の結果を無効とする。一方、第
１命令が４バイトの場合には第３の命令デコーダの結果
を無効にし、デコーダ１１３−１，１１３−２の結果を
使うようにすればよい。

【００１４】しかしながら、このような手法では、第３
の命令デコーダ及び第３の命令デコーダに対応した命令
結果レジスタが余分に必要になるので、構成が大型化し
てしまう。

【００１５】

【発明が解決しようとする課題】以上説明したように、
可変長命令セットにおける複数の命令を同時にデコード
する従来の手法にあっては、第２命令が正しくデコード
されるか否かは第１命令の命令長に依存していた。すな
わち、第１命令がロングフォーマットの時だけ第２命令
をデコードすることが可能であった。このため、第１命
令と同時に第２命令が常に正しくデコードされるとは限
らず、デコード効率の低下を招いていた。

【００１６】一方、第１命令と第２命令を常に同時にデ
コードしようとすると、命令デコーダを増やす必要があ
り、構成の大型化を招いていた。

【００１７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、従来に比べて
構成を大幅に増やすことなく、従来よりも高い確率で複
数の可変長命令を並列して同時にデコードして、デコー
ド効率の向上を達成し得る可変長命令並列デコード装置
を提供することにある。

【００１８】

【課題を解決するための手段】請求項１記載の発明は、
複数の可変長命令を保持する命令バッファと、可変長命
令セットの内最長命令の長さ（最大命令長）の入力を有
して命令バッファに対して重複することなく配置され、
命令バッファから与えられる命令を命令長を含んで並列
にデコードする複数の命令デコーダと、最大命令長の入
力を有して、命令デコーダに対して最短命令の命令長
（最小命令長）だけずらして１つ又は最小命令長毎に複
数配置され、命令バッファに保持された最大命令長の情
報を受けて命令長を検出する命令長検出回路と、それぞ
れの命令デコーダによりデコードされた命令の命令長及
び命令長検出回路により検出された命令長を保持する命
令長保持回路と、命令長保持回路に保持された命令長と
命令バッファに保持された複数の可変長命令の内それぞ
れの命令デコーダに対応して命令がアライン（整列）さ
れているか否かを示すアライン済み情報とに基づいて、
命令バッファに保持される複数の可変長命令をアライン
させるアライン制御信号とアライン済み情報を生成する
アライナ制御回路と、アライナ制御回路により生成され
たアライン済み情報を保持する保持回路と、アライナ制
御回路により生成されたアライン制御信号に基づいて、
前回にデコ−ドされた命令に続く１又は複数の未デコー
ド命令が命令デコーダに対応して命令バッファに保持さ
れるように命令バッファに保持される可変長命令をアラ
インする命令アライナとから構成される。

【００１９】請求項２記載の発明は、請求項１記載の発
明において、前記命令バッファは、ｎ（ｎ：正の整数）
バイト長の命令と２ｎバイト長の命令を保持し、前記命
令デコーダは、２ｎバイト長の入力を有して、命令バッ
ファに対して２ｎバイト長毎に隣接して配置された２つ
の第１の命令デコーダと第２の命令デコーダからなり、
前記命令長検出回路は、２ｎバイト長の入力を有して、
隣接する命令デコーダの間に配置されてなる。

【００２０】請求項３記載の発明は、請求項２記載の発
明において、２ｎバイト長の入力を有して、前記命令長
検出回路に隣接して配置された命令長検出回路を備えて
なる。

【００２１】

【作用】上記構成において、この発明は、命令デコーダ
によりデコードされた命令の命令長と命令長検出回路に
より検出された命令長とに基づいて、命令バッファに保
持される命令を整列して命令デコーダに対応して入力さ
れるようにしている。

【００２２】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００２３】図１は請求項１又は２記載の発明の一実施
例に係わる可変長命令並列デコード装置の構成を示す図
であり、図２は図１に示す装置のタイミングチャートを
示す図である。

【００２４】この実施例では、取り扱う命令の命令長は
２バイトと４バイトの２種類であり、前述した可変長命
令をデコードする従来例と対比して説明する。なお、命
令長の種類はこれに限ることはなく、ｎ（ｎ：正の整
数）バイトの組み合わせであってもよい。

【００２５】図１において、可変長命令並列デコード装
置は、２バイト長と４バイ長の２種類の可変長命令を保
持する命令バッファ１と、可変長命令セットの内最長命
令の長さ（４バイト長）の入力を有して命令バッファ１
に対して重複することなく配置され、命令バッファ１か
ら与えられる命令を命令長を含んで並列にデコードする
２つの命令デコーダ２−１，２−２と、４バイト長の入
力を有して、命令デコーダ２−１に対して最短命令の命
令長（２バイト長）だけずらして配置され、命令バッフ
ァ１に保持された４バイト長の情報を受けて命令長を検
出する命令長検出回路５と、それぞれの命令デコーダ２
−１，２−２によりデコードされた命令の命令長及び命
令長検出回路５により検出された命令長を保持する命令
長ラッチ３−１，３−２、６と、命令長ラッチ３−１，
３−２、６に保持された命令長と命令バッファ１に保持
された複数の可変長命令の内それぞれの命令デコーダ２
−１，２−２に対応して命令がアライン（整列）されて
いるか否かを示すアライン済みビットに基づいて、命令
バッファ１に保持される複数の可変長命令をアラインさ
せるアライン制御信号とアライン済みビットを生成する
アライナ制御回路７と、アライナ制御回路７により生成
されたアライン済みビットを保持するラッチ８と、アラ
イナ制御回路７により生成されたアライン制御信号に基
づいて、前回にデコ−ドされた命令に続く１又は複数の
未デコード命令が命令デコーダ２−１，２−２に対応し
て命令バッファ１に保持されるように命令バッファ１に
保持される可変長命令をアラインする命令アライナ９と
を備えて構成されている。

【００２６】命令バッファ（ＩＢ）１は、１つのフィー
ルドが２バイトであり、少なくとも最大発行命令数×最
大命令長以上の長さを有し、そこから決まったフィール
ドを取り出して、命令デコーダ２−１，２−２に命令を
供給する。命令をデコードする命令デコーダは最大発行
命令数分備えられて、この実施例では２つの命令デコー
ダ２−１，２−２を備えている。命令デコーダ２−１，
２−２の出力はそれぞれ対応してデコード結果を保持す
るデコードラッチ３−１，３−２に書き込まれる。した
がって、命令デコーダ２−１，２−２の数だけのデコー
ド結果を保持するデコードラッチ３−１，３−２があ
る。命令デコーダ２−１，２−２は命令をデコードして
演算器などの制御信号を生成するとともに、デコードし
た命令の命令長（命令長１，命令長２）をそれぞれ対応
した命令長ラッチ４−１，４−２に出力して保持する。

【００２７】また、ＩＢ１のフィールド２，３に保持さ
れた命令の命令長だけを検出する命令長検出回路５を備
えている。命令長検出回路５は、命令のすべて（オペコ
ードを含めて）をデコードする必要はなく、命令長に関
する部分だけをデコードすればよいので、非常に簡単な
回路で実現可能である。

【００２８】例えば、命令のフィールドが以下のように
なっている時、ｂｉｔ０，１が命令 長を表すフィールドであるとする。◎ 0 1 15 31 +------------------------+ ２バイト命令 l XX l l +------------------------+ +------------------------+------------------------+ ４バイト命令 l XX l l l +------------------------+------------------------+ このとき次表のように命令長がエンコードされていたと
する。

【００２９】 ｂｉｔ０ ｂｉｔ１ 命令長 -------------------------------- ０ ０ ２バイト ０ １ ２バイト １ ０ ２バイト １ １ ４バイト

【００３０】このときはＡＮＤゲート一段（ｂｉｔ０
＆ ｂｉｔ１）で命令長検出回路５を実現できる。した
がって、命令長検出回路５を設けるのにハード増の負担
はほとんどない。

【００３１】この命令長検出回路５の個数は、ＩＢ１中
に可変長の命令がどのようにセットされていても、すべ
ての組合せで命令長が検出できるように用意される。命
令長検出回路５で検出された命令長（命令長３）は命令
長ラッチ６に保持される。

【００３２】アライナ制御回路７は、命令長ラッチ４−
１，４−２、６に保持された命令長とアライン済みラッ
チ８に保持されたアライン済みビットを受けて、命令ア
ライナ９を制御し、アライン済みビットを生成してアラ
イン済みラッチ８に与える。アライン済みビットとは、
第２命令の先頭がフィールド３の位置にすでに整列され
ていることを示すビットである。

【００３３】命令アライナ９は、メモリ及びＩＢ１のフ
ィールド２〜６から命令を受けて、アライナ制御回路７
の制御に基づいて命令を左方向にシフトするとともに、
メモリからフェッチされた次の命令をＩＢ１にセットす
る。

【００３４】以上の説明では、命令をフェッチしてそれ
をＩＢ１にセットするまでをＦステージと呼び、ＩＢ１
の命令をデコードして命令長を検出し命令アライナ９を
制御するまでをＤステージと呼ぶ。

【００３５】このような構成において、Ｆステージで
は、メモリから命令がフェッチされる。Ｄステージ後半
で生成されるアライナ制御回路７の出力にしたがって命
令が命令アライナ９により整列されてＩＢ１に命令がセ
ットされる。整列のし方は次のＤステージ後半の動作で
説明する。

【００３６】Ｄステージでは、従来例と同じように命令
長がそれぞれ４バイトと仮定して命令デコードする。従
来例と異なる点の１つは第１命令が２バイト長である場
合のために、ＩＢ１のフィールド２，３を命令長検出回
路５に入れて、その命令長を検出しておくことと、フィ
ールド３，４の命令デコード時に命令長も検出しておく
ことである。Ｄステージの前半の最後でデコード結果と
それぞれの命令長が対応したラッチ３ー１，３ー２，４
−１，４−２、６に保持される。Ｄステージ後半では、
命令長１，２，３の情報に基づいてデコード結果２が有
効化あるいは無効化され、次のサイクルのデコードのた
めに命令が整列される。また、整列されたか否かの情報
としてアライン済みビットを書き込む。

【００３７】この整列は命令アライナ９で行なわれる。
以下に、命令長１，２，３の値と、アライン済みビット
の値によって、どのようにデコード結果２の無効化と命
令アライナ９の動作及びアライン済みビットをどのよう
にセットするかを、以下に示す表１を参照して説明す
る。

【００３８】なお、デコード結果１は常に有効である。

【００３９】

【表１】 上記表１には、デコード直後における命令長１，２，
３、ラッチの内容、前回のデコードでセットされたアラ
イン済みビットの内容及びそれらの情報に基づいて命令
デコーダ２−２のデコード結果２の有効／無効の判断、
さらにＤステージ最後にセットすべき次のデコードのた
めのアライン済みビットの内容、Ｄステージ後半に動作
すべき命令アライナ９の動作を示している。

【００４０】なお、上記表１において、- はdon't car
e，<<は左シフト、<<の右の数字はシフトするバイト数
を示し、例えばfield2-6 << 2 はＩＢ１のフィールド２
〜６を２バイトそれぞれシフトすることを示す。

【００４１】ＩＢ１をシフトした後、ＩＢ１の右側の余
ったフィールドにはメモリからフェッチした次の命令が
セットされる。アライナ制御回路７は上記の表をランダ
ムロジックで実現するだけであるが、これも明らかに簡
単な回路で構成できる。

【００４２】例えば２バイト長の第１命令がフィールド
１に、２バイト長の第２命令がフィールド２にあり、ア
ライン済みビットはセットされていなかった（すなわち
アラインされていない）とする。この時は表１のｃａｓ
ｅ２に相当するが、第２命令は命令デコーダ２−２の入
力位置とあっていないので、デコード結果２は無効にな
る。さらに、サイクルの後半で、フィールド２にある第
２命令（２バイト長）をフィールド１に転送し、フィー
ルド３以降はそのままにしておけば、第１命令が命令デ
コーダ２−１の入力位置に、また第２命令が命令デコー
ダ２−２の入力位置に合うようにそれぞれ整列される。
さらに、アライン済みビットをセットする。このとき、
フィールド２は空になる。

【００４３】次のサイクルは第２命令がアライン済みで
あるから、ｃａｓｅ０またはｃａｓｅ１の場合にあた
り、第１，第２命令ともにデコードすることができる。
すなわち、次のサイクルでは２つの命令を確実に同時に
デコードすることができる。したがって、この実施例で
は、少なくとも２回に１回の割合で２つの命令を同時に
デコードすることが可能となる。すなわち２回連続して
同時デコードに失敗することはない。これにより、従来
に比べて複数の可変長命令が同時にデコードされる確率
を高めることができる。

【００４４】なお、請求項３記載の発明に対応して、上
記実施例の構成において命令長検出回路５に加えて、さ
らにＩＢ１のフィールド４，５に保持された命令の命令
長を検出する命令長検出回路を設け、この回路により検
出された命令長も含めてＩＢ１に保持される命令を整列
するようにすれば、分岐命令の直後を除いて毎回２つの
命令を同時にデコードすることが可能となる。このよう
な構成では、命令の構成が複雑で命令デコーダが大型に
なる場合には、従来の命令デコーダを１つ追加するのに
比べて、ＡＮＤゲートで構成される命令長検出回路の追
加とアライナ制御回路の入力が１つ増加するだけで済む
ので、従来に比べて構成を大型化することなく複数の可
変長命令を毎回確実に同時にデコードすることができる
ようになる。

【００４５】また、２バイト長、４バイト長の命令に加
えて６バイト長の命令が含まれる場合には、ＩＢのフィ
ールド１〜３に対応する命令デコーダとフィールド４〜
６に対応する命令デコーダとの間にフィールド２〜４に
対応する命令長検出回路とフィールド３〜５に対応する
命令長検出回路を設けるようにすればよく、取り扱う命
令の内最長命令の命令長に応じて設けるようにすればよ
い。さらに、このように構成において、上述したように
して命令長検出回路を追加することにより複数の可変長
命令を毎回確実に同時にデコードすることができるよう
になる。

【００４６】

【発明の効果】以上説明したように、この発明によれ
ば、命令デコーダによりデコードされた命令の命令長と
命令長検出回路により検出された命令長とに基づいて、
命令バッファに保持される命令を整列して命令デコーダ
に対応して入力されるようにしているので、構成の大型
化を招くことなく、複数の可変長命令を同時にデコード
できる確率を高めることが可能となり、デコード効率を
向上させることができるようになる。

【００４７】また、請求項２記載の発明によれば、２つ
の命令デコーダに対して１つの命令長検出回路を設けた
ので、少なくとも２回に１回の割合で２つの命令を同時
にデコードすることができる。

【００４８】さらに、請求項３記載の発明によれば、２
つの命令デコーダに対して２つの命令長検出回路を設け
たので、分岐命令の直後を除いて毎回確実に２つの命令
を同時にデコードすることができる。

【図面の簡単な説明】

【図１】請求項１記載の発明の一実施例に係わる可変長
命令並列デコード装置の構成を示す図である。

【図２】図１に示す装置のタイミングチャートを示す図
である。

【図３】固定長命令をデコードする従来のデコード装置
の構成を示す図である。

【図４】図３に示す装置のタイミングチャートを示す図
である。

【図５】可変長命令をデコードする従来のデコード装置
の構成を示す図である。

【図６】図５に示す装置のタイミングチャートを示す図
である。

【符号の説明】

１ 命令バッファ ２−１，２−２ 命令デコーダ ３−１，３−２，４−１，４−２，６，８ ラッチ ５ 命令長検出回路 ７ アライナ制御回路 ９ 命令アライナ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の可変長命令を保持する命令バッフ
   ァと、 可変長命令セットの内最長命令の長さ（最大命令長）の
   入力を有して命令バッファに対して重複することなく配
   置され、命令バッファから与えられる命令を命令長を含
   んで並列にデコードする複数の命令デコーダと、 最大命令長の入力を有して、命令デコーダに対して最短
   命令の命令長（最小命令長）だけずらして１つ又は最小
   命令長毎に複数配置され、命令バッファに保持された最
   大命令長の情報を受けて命令長を検出する命令長検出回
   路と、 それぞれの命令デコーダによりデコードされた命令の命
   令長及び命令長検出回路により検出された命令長を保持
   する命令長保持回路と、 命令長保持回路に保持された命令長と命令バッファに保
   持された複数の可変長命令の内それぞれの命令デコーダ
   に対応して命令がアライン（整列）されているか否かを
   示すアライン済み情報とに基づいて、命令バッファに保
   持される複数の可変長命令をアラインさせるアライン制
   御信号とアライン済み情報を生成するアライナ制御回路
   と、 アライナ制御回路により生成されたアライン済み情報を
   保持する保持回路と、 アライナ制御回路により生成されたアライン制御信号に
   基づいて、前回にデコ−ドされた命令に続く１又は複数
   の未デコード命令が命令デコーダに対応して命令バッフ
   ァに保持されるように命令バッファに保持される可変長
   命令をアラインする命令アライナとを有することを特徴
   とする可変長命令並列デコード装置。
2. 【請求項２】 前記命令バッファは、ｎ（ｎ：正の整
   数）バイト長の命令と２ｎバイト長の命令を保持し、 前記命令デコーダは、２ｎバイト長の入力を有して、命
   令バッファに対して２ｎバイト長毎に隣接して配置され
   た２つの第１の命令デコーダと第２の命令デコーダから
   なり、 前記命令長検出回路は、２ｎバイト長の入力を有して、
   隣接する命令デコーダの間に配置されてなることを特徴
   とする請求項１記載の可変長命令並列デコード装置。
3. 【請求項３】 ２ｎバイト長の入力を有して、前記命令
   長検出回路に隣接して配置された命令長検出回路を備え
   てなることを特徴とする請求項２記載の可変長命令並列
   デコード装置。