JPH11224221A - メモリ制御装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 アクセスパターンに応じてコマンド発行順序
を最適化し、ＳＤＲＡＭのデータ転送性能を最大限まで
高めるメモリ制御装置および方法を提供する。 【解決手段】 転送要求ユニット１１は、データの読み
書きに関するコマンドを出力する。アドレス生成部１２
は、コマンドに従って制御信号を生成すると共に、リー
ドアクセスの最初の転送バイト数を出力する。コマンド
生成部１３は、制御信号に従った制御コマンドを生成し
てＳＤＲＡＭ１５を制御する。この際コマンド生成部１
３は、転送バイト数を判断してデータ転送効率がよい命
令から実行するように制御する。すなわち、バンク境界
を超えてデータリードを行う場合、バンクＡのリード処
理とバンクＢのアクティブ処理のどちらを先に実行する
かを判断してＳＤＲＡＭ１５を制御する。データ処理部
１４は、制御コマンドに従って転送要求ユニット１１と
ＳＤＲＡＭ１５との間のデータ転送を仲介する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ制御装置お
よび方法に関し、より特定的には、クロックに同期して
データ転送を行なうダイナミック・ランダム・アクセス
・メモリ（Dynamic Random Access Memory；ＤＲＡ
Ｍ）、すなわち、シンクロナスＤＲＡＭ（Synchronous
ＤＲＡＭ；ＳＤＲＡＭ）を制御する回路において、ＳＤ
ＲＡＭの実質のバスバンド幅を向上させるメモリ制御装
置および方法に関する。

【０００２】

【従来の技術】従来から、データを記憶する装置の一つ
として、ＳＤＲＡＭが存在する。このＳＤＲＡＭは、ク
ロックに同期した連続的なデータ転送が可能であり、バ
ースト転送を指定すると、指定したバイト数分のデータ
転送を１クロック単位で連続して行うことができる。ま
た、一般的に、ＳＤＲＡＭ内の記憶領域は、図７に示す
ように２つの領域（バンクＡ，Ｂ）に分割した構成をと
っている。このように、記憶領域を分割するのは、バン
クごとに切り替えてこのバースト転送を行うことで異な
るページにアクセスする際に必要となるプリチャージ動
作を隠蔽することが可能となり、転送レートを向上する
ことができるからである。

【０００３】なお、ＳＤＲＡＭの仕様に関して記載され
ている文献としては、例えば「ＮＥＣ μＰＤ４５１６
４２１，μＰＤ４５１６８２１，μＰＤ４５１６１６１
データ・シート」（１９９５，ＮＥＣ）や、特開平６−
７６５６７号公報「半導体記憶装置および同期型半導体
記憶装置」等が存在する。

【０００４】このような高性能のＳＤＲＡＭを効率よく
制御するメモリ制御装置として、従来から以下に示すよ
うな装置が用いられている。図８は、従来のメモリ制御
装置の構成の一例を示すブロック図である。図８におい
て、従来のメモリ制御装置は、転送要求ユニット８１
と、アドレス生成部８２と、コマンド生成部８３と、デ
ータ処理部８４と、ＳＤＲＡＭ８５とを備える。

【０００５】転送要求ユニット８１は、ＳＤＲＡＭ８５
との間でデータ転送を行なうために、開始アドレス，転
送サイズ，リード／ライト等のコマンドをアドレス生成
部８２へ出力する。アドレス生成部８２は、転送要求ユ
ニット８１から受け取ったコマンドに基づいて、開始ア
ドレス，バースト長（１回のリードコマンドで連続的に
転送可能なサイズを示す），リード／ライト等の複数の
制御信号を生成し、コマンド生成部８３へ出力する。コ
マンド生成部８３は、アドレス生成部８２から受け取っ
た制御信号に基づいて、クロック(clock；ＣＬＫ），ロ
ー・アドレス・ストローブ（row address strobe；ＲＡ
Ｓ），コラム・アドレス・ストローブ(column address
strobe；ＣＡＳ），ライト・イネーブル（write enabl
e；ＷＥ），アドレス指定等の制御コマンドを生成し、
ＳＤＲＡＭ８５およびデータ処理部８４を制御する。デ
ータ処理部８４は、コマンド生成部８３から受ける制御
コマンドに従って、ＳＤＲＡＭ８５からのリードデータ
を転送要求ユニット８１へ転送し、ライトデータを転送
要求ユニット８１からＳＤＲＡＭ８５へ転送する。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のメモリ制御装置の構成によるＳＤＲＡＭ８５の制御
においては、データ転送の条件によってＳＤＲＡＭ８５
の性能を効率よく利用できない場合が発生する。

【０００７】例えば、記憶領域がバンクＡとバンクＢと
に分割されているＳＤＲＡＭ８５において、図９に示す
ように、バンクＡに存在するデータａ１〜ａ２とバンク
Ｂに存在するデータｂ１〜ｂ８の合計１０個のデータ
を、バンク境界を超えて連続して読み出す場合である。

【０００８】上記のような場合、バンクＡのデータａ２
とバンクＢのデータｂ１とは、同時にリード処理を行う
ことができないため、コマンド生成部８３からＳＤＲＡ
Ｍ８５へ発行されるコマンドの順序は、図１０に示すよ
うになる。なお、図１０において、バンクＡに対するプ
リチャージコマンドを“Ｐａ”と、バンクＢに対するプ
リチャージコマンドを“Ｐｂ”と、バンクＡに対するア
クティブコマンドを“Ａａ”と、バンクＢに対するアク
ティブコマンドを“Ａｂ”と、バンクＡに対するリード
コマンドを“Ｒａ”と、バンクＢに対するリードコマン
ドを“Ｒｂ”と表している。また、ＣＡＳレイテンシは
「３」クロック、バースト長は「８」データとする。

【０００９】ここで、プリチャージコマンドとは、ＳＤ
ＲＡＭ８５内のデータを一時的に待機させる場所を初期
化するコマンドである。アクティブコマンドとは、上記
一時待機場所にリード対象のデータを書き込むコマンド
である。リードコマンドとは、上記一時待機場所に書き
込まれているデータを読み出すコマンドである。また、
同一バンクに対するプリチャージコマンド，アクティブ
コマンドおよびリードコマンドを発行できる間隔（Ｐａ
⇒Ａａ⇒Ｒａ、または、Ｐｂ⇒Ａｂ⇒Ｒｂの間隔）、お
よび、バンクＡとバンクＢとのアクティブコマンドの発
行間隔（Ａａ⇔Ａｂの間隔）は、最低遷移時間であるＣ
ＡＳレイテンシに制約されるため３クロックとなる。

【００１０】図１０を参照して、コマンド生成部８３
は、まず、データａ１，ａ２が存在するバンクＡに対
し、当該データのリードを行うべく、Ｐａコマンドを発
行する（第０サイクル）。続けて、バンクＡに対してＡ
ａコマンドを発行したいのだが、ＣＡＳレイテンシの制
約により連続して発行できないため、この間を利用して
バンクＢに対してＰｂコマンドを発行しておく（第１サ
イクル）。その後、Ｐａコマンドの発行後３クロック目
に、Ａａコマンドを発行する（第３サイクル）。

【００１１】次に発行可能なコマンドを考えると、バン
クＡに対するＲａコマンド、または、バンクＢに対する
Ａｂコマンドであるが、双方のコマンドともＣＡＳレイ
テンシに制約されるため、３クロックの経過を待たなけ
ればならない。ここで、コマンド生成部８３は、アドレ
ス生成部８２から送られて来た制御信号の順に処理を実
行するルールがある。従って、コマンド生成部８３は、
３クロックの経過を待って、まず先にＲａコマンドを発
行し（第６サイクル）、その後Ａｂコマンドを発行する
ことになる（第７サイクル）。このため、Ｒｂコマンド
は、早くても第１０サイクルの発行となる。

【００１２】以上の処理により、データａ１，ａ２は、
Ｒａコマンド発行から３クロック後の第９サイクルか
ら、データｂ１〜ｂ８は、Ｒｂコマンド発行から３クロ
ック後の第１３サイクルから順にリードされる。従っ
て、すべてのデータリードが終了するのは、第２０サイ
クルとなる。

【００１３】このように、従来のメモリ制御装置では、
上述した固定的なルールおよび制約があるため、バンク
ＡのデータリードとバンクＢのデータリードとが連続的
に行えず（図１０、第１１〜第１２サイクル）、すべて
のデータリードの終了までに時間がかかってしまう場合
が発生する。すなわち、ＳＤＲＡＭ８５のある任意のア
ドレスからバンク境界を超えて連続的にデータ転送を行
う場合、一義的に決定されるコマンド発行の手順に起因
してデータ転送効率が悪くなるという問題が生じる。

【００１４】それ故、本発明の目的は、アクセス内容と
バンク境界との関係に対応してＳＤＲＡＭへのコマンド
発行順序を常に最適化し、ＳＤＲＡＭのデータ転送性能
を最大限に発揮できるメモリ制御装置を提供することで
ある。

【００１５】

【課題を解決するための手段および発明の効果】第１の
発明は、複数のバンクから構成され、クロックを使用し
てデータの読み書きを行う同期型メモリ（以下、ＳＤＲ
ＡＭという）を、制御するメモリ制御装置であって、デ
ータの読み書きに関するコマンドを出力する転送要求手
段と、コマンドを入力し、当該コマンドに従って予め定
めた制御信号を生成して出力すると共に、リードアクセ
スの最初の転送バイト数を出力するアドレス生成手段
と、クロックを発生して出力すると共に、制御信号およ
び転送バイト数を入力し、当該制御信号に従って予め定
めた制御コマンドを生成して出力し、ＳＤＲＡＭを制御
するコマンド生成手段と、制御コマンドを入力し、当該
制御コマンドに従って転送要求手段とＳＤＲＡＭとの間
のデータ転送を仲介するデータ処理手段とを備え、異な
るバンクに対してバンク境界を超えて連続的にデータリ
ードを行う際、コマンド生成手段は、転送バイト数に応
じて最初のバンクに関するリードコマンドと後続のバン
クに関するアクティブコマンドの発行順序を制御するこ
とを特徴とする。

【００１６】上記のように、第１の発明は、コマンド生
成手段がアドレス生成手段において生成した転送バイト
数に基づいて、最初のバンクに関するリードコマンドと
後続のバンクに関するアクティブコマンドのどちらを先
に発行するかを判断してＳＤＲＡＭの処理を制御する。
これにより、異なるバンクに対して連続したデータリー
ドを行う場合に、常にデータ転送サイクルが最短で終了
するようにコマンド発行を行うことができ、２つの連続
したアクセスに必要なサイクル数を削減して、ＳＤＲＡ
Ｍの実効転送レートを向上することができる。

【００１７】第２の発明は、第１の発明において、コマ
ンド生成手段は、転送バイト数が各コマンド間の最低遷
移クロック数より大きい場合は、最初のバンクに関する
リードコマンドを後続のバンクに関するアクティブコマ
ンドより先に発行し、転送バイト数が各コマンド間の最
低遷移クロック数より小さい場合は、後続のバンクに関
するアクティブコマンドを最初のバンクに関するリード
コマンドより先に発行することを特徴とする。

【００１８】上記のように、第２の発明は、第１の発明
におけるコマンド生成手段での典型的な制御方法を示し
たものである。

【００１９】第３の発明は、複数のバンクから構成さ
れ、クロックを使用してデータの読み書きを行う同期型
メモリ（以下、ＳＤＲＡＭという）を、制御するメモリ
制御装置であって、データの読み書きに関するコマンド
を出力する転送要求手段と、コマンドを入力し、当該コ
マンドに従って予め定めた制御信号を生成して出力する
と共に、複数のバンクのうち処理を行う一つのバンクに
関するリードデータの転送サイズを出力するアドレス生
成手段と、クロックを発生して出力すると共に、制御信
号を入力し、当該制御信号に従って予め定めた制御コマ
ンドを生成して出力し、ＳＤＲＡＭを制御するコマンド
生成手段と、コマンド生成手段のリードコマンド発行回
数をカウントすると共に、転送サイズを入力し、当該カ
ウントごとに当該転送サイズからバースト長を減算する
カウンタと、制御コマンドを入力し、当該制御コマンド
に従って転送要求手段とＳＤＲＡＭとの間のデータ転送
を仲介するデータ処理手段とを備え、カウンタは、減算
後の転送サイズがバースト長以下に達した場合にコマン
ド生成手段へその旨を通知し、コマンド生成手段は、当
該通知に応じて次回のリードコマンドを、リード処理が
終了すれば自動的にプリチャージが行われるプリチャー
ジ付きリードコマンドとして発行することを特徴とす
る。

【００２０】上記のように、第３の発明は、カウンタが
コマンド生成手段のリードコマンドの発行回数を計数す
ることで、複数のバンクのうち処理を行う一つのバンク
に対する最後のデータ転送を検出し、コマンド生成手段
がこの検出結果に従ってプリチャージ付きリードコマン
ドを発行してＳＤＲＡＭの処理を制御する。これによ
り、プリチャージ付きコマンドが発行されたバンクは、
一方のデータに関してリード処理が完了した後に他方の
データに関するプリチャージが自動的に実行されるた
め、プリチャージコマンドの発行タイミングが後続の他
のコマンドの発行タイミングと一致した場合でもプリチ
ャージ処理の開始が遅れることがなく、ＳＤＲＡＭの実
効転送レートを向上することができる。

【００２１】第４の発明は、複数のバンクから構成さ
れ、クロックを使用してデータの読み書きを行う同期型
メモリ（以下、ＳＤＲＡＭという）を、制御するメモリ
制御方法であって、異なるバンクに対してバンク境界を
超えて連続的にデータリードを行う際、データリードに
関するコマンドを出力するステップと、コマンドを入力
し、当該コマンドに従って予め定めた制御信号を生成し
て出力すると共に、リードアクセスの最初の転送バイト
数を出力するステップと、制御信号および転送バイト数
に基づいて制御コマンドを発行するにあたり、当該転送
バイト数に応じて最初のバンクに関するリードコマンド
と後続のバンクに関するアクティブコマンドの発行順序
を制御するステップとを備える。

【００２２】上記のように、第４の発明は、リードアク
セスの最初の転送バイト数に応じて、最初のバンクに関
するリードコマンドと後続のバンクに関するアクティブ
コマンドのどちらを先に発行するかを判断してＳＤＲＡ
Ｍの処理を制御する。これにより、異なるバンクに対し
て連続したデータリードを行う場合に、常にデータ転送
サイクルが最短で終了するようにコマンド発行を行うこ
とができ、２つの連続したアクセスに必要なサイクル数
を削減して、ＳＤＲＡＭの実効転送レートを向上するこ
とができる。

【００２３】第５の発明は、第４の発明において、制御
コマンドを生成して出力するステップは、転送バイト数
が各コマンド間の最低遷移クロック数より大きい場合
は、最初のバンクに関するリードコマンドを後続のバン
クに関するアクティブコマンドより先に発行し、転送バ
イト数が各コマンド間の最低遷移クロック数より小さい
場合は、後続のバンクに関するアクティブコマンドを最
初のバンクに関するリードコマンドより先に発行するこ
とを特徴とする。

【００２４】上記のように、第５の発明は、第４の発明
における制御コマンドを生成するステップでの典型的な
制御方法を示したものである。

【００２５】第６の発明は、複数のバンクから構成さ
れ、クロックを使用してデータの読み書きを行う同期型
メモリ（以下、ＳＤＲＡＭという）を、制御するメモリ
制御方法であって、データの読み書きに関するコマンド
を出力するステップと、コマンドに従って予め定めた制
御信号を生成して出力すると共に、複数のバンクのうち
処理を行う一つのバンクに関するリードデータの転送サ
イズを出力するステップと、ＳＤＲＡＭに対するリード
コマンド発行回数をカウントするステップと、カウント
ごとに転送サイズからバースト長を減算し、当該減算後
の転送サイズが当該バースト長以下に達した場合は、予
め定めた通知を出力するステップと、制御信号および通
知に基づいて制御コマンドを発行するにあたり、当該通
知があった場合は次回のリードコマンドを、リード処理
が終了すれば自動的にプリチャージが行われるプリチャ
ージ付きリードコマンドとして発行するステップとを備
える。

【００２６】上記のように、第６の発明は、ＳＤＲＡＭ
に対するリードコマンドの発行回数を計数することで、
複数のバンクのうち処理を行う一つのバンクに対する最
後のデータ転送を検出し、この検出結果に従ってプリチ
ャージ付きリードコマンドを発行してＳＤＲＡＭの処理
を制御する。これにより、プリチャージ付きコマンドが
発行されたバンクは、一方のデータに関してリード処理
が完了した後に他方のデータに関するプリチャージが自
動的に実行されるため、プリチャージコマンドの発行タ
イミングが後続の他のコマンドの発行タイミングと一致
した場合でもプリチャージ処理の開始が遅れることがな
く、ＳＤＲＡＭの実効転送レートを向上することができ
る。

【００２７】

【発明の実施の形態】以下、本発明の実施形態について
図を参照して説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るメモリ制御装置の構成を示すブロック図である。図
１において、本第１の実施形態のメモリ制御装置は、転
送要求ユニット１１と、アドレス生成部１２と、コマン
ド生成部１３と、データ処理部１４と、ＳＤＲＡＭ１５
とを備える。

【００２８】本発明の第１の実施形態に係るメモリ制御
装置は、ＳＤＲＡＭ１５内の一方のバンク（以下、バン
クＡと表現する）のアドレスからバンク境界を超えて他
方のバンク（以下、バンクＢと表現する）のアドレスへ
と連続的にデータ転送を行う場合（図９を参照）、特
に、最初に行うバンクＡに関するデータ転送のバイト数
が、バースト長以下である場合に有効である。

【００２９】転送要求ユニット１１は、読み出し（また
は、書き込み）を行うデータに関する開始アドレス（仮
想アドレス），転送サイズおよびリード（または、ライ
ト）の各コマンドをアドレス生成部１２へ出力する。

【００３０】アドレス生成部１２は、転送要求ユニット
１１からのコマンドを受けて、複数のデータ転送命令に
分割した開始アドレス（物理アドレス），バースト長お
よびリード（または、ライト）の各制御信号を生成し、
コマンド生成部１３へ出力する。また、アドレス生成部
１２は、リードアクセスの最初の転送バイト数がバース
ト長の境界に対して何バイトあるかを表す転送バイト数
情報を生成し、コマンド生成部１３へ出力する。

【００３１】コマンド生成部１３は、クロック、および
アドレス生成部１２から受けた制御信号に従ってロー／
カラムアドレスを指示する制御コマンドを生成して、Ｓ
ＤＲＡＭ１５に出力する。この際、コマンド生成部１３
は、転送バイト数情報のバイト数を判断して、ＳＤＲＡ
Ｍ１５のデータ転送レートを向上することができる命令
から実行するようにＳＤＲＡＭ１５を制御する。すなわ
ち、コマンド生成部１３は、上述のようにＳＤＲＡＭ１
５のバンク境界を超えてデータリードを行う場合、バン
クＡに対するリード処理とバンクＢに対するアクティブ
処理のどちらを先に実行するかを判断し、ＳＤＲＡＭ１
５を制御するのである。具体的には、バンクＡからリー
ドするデータの転送バイト数が、ＣＡＳレイテンシのサ
イクル数より大きい場合は、バンクＡのデータの読み出
し開始を優先すべくリードコマンドを実行し、ＣＡＳレ
イテンシのサイクル数より小さい場合は、すべてのデー
タの読み出しを最短クロック数で完了すべくアクティブ
コマンドを実行する。また、コマンド生成部１３は、デ
ータ処理部１４に対し、リード（または、ライト）を指
示する制御コマンドを出力する。

【００３２】データ処理部１４は、コマンド生成部１３
からデータリードの制御コマンドを受けて、ＳＤＲＡＭ
１５から上記クロックに同期してデータを読み出し、転
送要求ユニット１１へ転送する（または、データライト
の制御コマンドを受けて、転送要求ユニット１１からデ
ータを読み出し、上記クロックに同期してＳＤＲＡＭ１
５へ転送する）。

【００３３】ＳＤＲＡＭ１５は、コマンド生成部１３か
ら出力される制御コマンドを受けて動作するシンクロナ
ス・ダイナミック・ランダム・アクセス・メモリであ
る。

【００３４】次に、本第１の実施形態に係るメモリ制御
装置によってデータ転送効率が向上することを、具体的
なデータ転送の一例を挙げて説明する。図２〜図４は、
バンク境界を超えてデータを連続して読み出す場合にお
けるデータリードタイミングの一例を示す図である。

【００３５】図２は、バンクＡのデータａ１〜ａ２とバ
ンクＢのデータｂ１〜ｂ８の合計１０個のデータを、バ
ンク境界を超えて連続して読み出す場合における２通り
のデータリードタイミングを示す図である。図３は、バ
ンクＡのデータａ１〜ａ３とバンクＢのデータｂ１〜ｂ
８の合計１１個のデータを、バンク境界を超えて連続し
て読み出す場合における２通りのデータリードタイミン
グを示す図である。図４は、バンクＡのデータａ１〜ａ
４とバンクＢのデータｂ１〜ｂ８の合計１２個のデータ
を、バンク境界を超えて連続して読み出す場合における
２通りのデータリードタイミングを示す図である。ま
た、図２〜図４のいずれについても、ＣＡＳレイテンシ
は「３」クロックと、バースト長は「８」データとす
る。

【００３６】なお、図２〜図４において、バンクＡに対
するプリチャージコマンドを“Ｐａ”と、バンクＢに対
するプリチャージコマンドを“Ｐｂ”と、バンクＡに対
するアクティブコマンドを“Ａａ”と、バンクＢに対す
るアクティブコマンドを“Ａｂ”と、バンクＡに対する
リードコマンドを“Ｒａ”と、バンクＢに対するリード
コマンドを“Ｒｂ”と表している。

【００３７】まず、図２〜図４が示す内容をそれぞれ説
明する。図２（ａ）は、前述した図１０の場合と同様で
あり、先にＲａコマンドを発行しその後Ａｂコマンドを
発行することで、データリードがすべて終了するまでに
２１サイクルがかかる。一方、図２（ｂ）は、先にＡｂ
コマンドを発行しその後Ｒａコマンドを発行すること
で、最初のデータを読み出し開始するサイクルは遅れる
が、データリードがすべて終了するのに２０サイクルで
済んでいる。図３（ａ）および（ｂ）においては、先に
Ｒａコマンドを発行しその後Ａｂコマンドを発行する場
合も、先にＡｂコマンドを発行しその後Ｒａコマンドを
発行する場合も何ら変わりがなく、どちらの場合であっ
てもデータリードがすべて終了するまでに２１サイクル
かかる。図４（ａ）は、先にＲａコマンドを発行しその
後Ａｂコマンドを発行することで、データリードがすべ
て終了するまでに２１サイクルがかかる。これに対し、
図４（ｂ）では、先にＡｂコマンドを発行しその後Ｒａ
コマンドを発行することで、逆にデータリードがすべて
終了するのに２２サイクルかかっている。

【００３８】このように、ある任意のアドレスからバン
ク境界を超えてデータ転送を行う場合、最初に行うバン
クＡからのデータ転送バイト数によって、Ｒａコマンド
またはＡｂコマンドのどちらを先に発行するかにより、
すべてのデータリードが終了するのに要するサイクル数
が異なる。上記図２〜図４の具体例においては、転送デ
ータ長がＣＡＳレイテンシ「３」より大きいか小さいか
により変化することがわかる。

【００３９】従って、従来のメモリ制御装置では、固定
的なルールおよび制約により、Ｒａコマンドを先に発行
しその後Ａｂコマンドを発行する手順しか行えないため
（図２（ａ），図３（ａ）および図４（ａ））、場合に
よってはデータ転送効率が劣化するということが発生す
る。

【００４０】これに対し、本メモリ制御装置は、上述し
たように、アドレス生成部１２において最初にバンクＡ
に対して行う転送バイト数を算出し、転送バイト数情報
としてコマンド生成部１３に送出する。そして、コマン
ド生成部１３は、最初にバンクＡに対して行う転送バイ
ト数情報として得た転送バイト数を判断し、予め定めら
れたＣＡＳレイテンシと比較することにより、ＳＤＲＡ
Ｍ１５を制御する。例えば、上記具体例の場合において
は、コマンド生成部１３には、予めしきい値「３」を与
えておく。そして、コマンド生成部１３は、入力した転
送バイト数Ｘが、Ｘ＜３であればＡｂコマンドを先に発
行し（図２（ｂ））、Ｘ≧３であればＲａコマンドを先
に発行する（図３（ａ）および図４（ａ））ようにＳＤ
ＲＡＭ１５を制御してやれば、ＳＤＲＡＭ１５のデータ
転送効率を向上することが可能となる。

【００４１】以上のように、本発明の第１の実施形態に
係るメモリ制御装置は、コマンド生成部１３が、アドレ
ス生成部１２において生成した転送バイト数情報に基づ
いて、ＲａコマンドとＡｂコマンドのどちらを先に発行
するかを判断してＳＤＲＡＭ１５の処理を制御する。こ
れにより、異なるバンクに対して連続したデータリード
を行う場合に、常にデータ転送サイクルが最短で終了す
るようにコマンド発行を行うことができ、２つの連続し
たアクセス（バンクＡに対するアクセスとバンクＢに対
するアクセス）に必要なサイクル数を削減して、ＳＤＲ
ＡＭ１５の実効転送レートを向上することができる。

【００４２】なお、上記具体的な実施例においては、条
件としてＣＡＳレイテンシが「３」クロック、バースト
長が「８」データである場合を述べたが、本メモリ制御
装置の適用はこれに限られず、他の条件においても上記
と同様の考え方でコマンドを制御することによりデータ
転送サイクルを最適化することが可能である。

【００４３】（第２の実施形態）図５は、本発明の第２
の実施形態に係るメモリ制御装置の構成を示すブロック
図である。図５において、本第２の実施形態のメモリ制
御装置は、転送要求ユニット５１と、アドレス生成部５
２と、コマンド生成部５３と、データ処理部５４と、Ｓ
ＤＲＡＭ５５と、カウンタ５６とを備える。

【００４４】本発明の第２の実施形態に係るメモリ制御
装置は、ＳＤＲＡＭ５５内のバンクＡのアドレスからバ
ンク境界を超えてバンクＢのアドレスへと連続的にデー
タ転送を行い、さらに続いて、別のバンクＡのアドレス
からデータ転送を行う場合に有効である。

【００４５】転送要求ユニット５１は、読み出し（また
は、書き込み）を行うデータに関する開始アドレス（仮
想アドレス），転送サイズおよびリード（または、ライ
ト）の各コマンドをアドレス生成部５２に出力する。

【００４６】アドレス生成部５２は、転送要求ユニット
５１からのコマンドを受けて、複数のデータ転送命令に
分割した開始アドレス（物理アドレス），バースト長お
よびリード（または、ライト）の各制御信号を生成し、
コマンド生成部５３へ出力する。また、アドレス生成部
５２は、最初にバンクＡに対して転送するデータ転送サ
イズをカウンタ５６に出力する。

【００４７】カウンタ５６は、コマンド生成部５３にお
けるリード（または、ライト）の実行回数をカウント
し、当該カウントごとにアドレス生成部５２から与えら
れた転送サイズから転送したデータサイズ、すなわち、
ＳＤＲＡＭ５５への一度のバースト命令で転送可能なデ
ータサイズであるバースト長を減算する。そして、カウ
ンタ５６は、減算していった転送サイズ（すなわち、転
送すべきデータの残り）がバースト長以下になった時
に、コマンド生成部５３へその旨を通知する。

【００４８】コマンド生成部５３は、クロック、および
アドレス生成部５２から受けた制御信号に従ってロー／
カラムアドレスを指示する制御コマンドを生成して、Ｓ
ＤＲＡＭ５５に出力する。ここで、コマンド生成部５３
は、カウンタ５６から通知を受けた場合には、ＳＤＲＡ
Ｍ５５へ発行するバンクＡに対するリード（または、ラ
イト）コマンドを次回のバンクＡに対するプリチャージ
コマンドを付随させたリード（／ライト）コマンドに変
換してＳＤＲＡＭ５５へ送る。このプリチャージコマン
ドを付随させたリード（／ライト）コマンドとは、今現
在行っているバンクＡの転送処理が終了した場合、バン
クＢの転送処理を行っている間にプリチャージコマンド
を発行することなく次回のバンクＡに対する処理のプリ
チャージを行わせるというものである。また、コマンド
生成部５３は、データ処理部５４に対し、リード（また
は、ライト）を指示する制御コマンドを出力する。

【００４９】データ処理部５４は、コマンド生成部５３
からデータリードの制御コマンドを受けて、ＳＤＲＡＭ
５５から上記クロックに同期してデータを読み出し、転
送要求ユニット５１へ転送する（または、データライト
の制御コマンドを受けて、転送要求ユニット５１からデ
ータを読み出し、上記クロックに同期してＳＤＲＡＭ５
５へ転送する）。

【００５０】ＳＤＲＡＭ５５は、コマンド生成部５３か
ら出力される制御コマンドを受けて動作するシンクロナ
ス・ダイナミック・ランダム・アクセス・メモリであ
る。

【００５１】次に、本第２の実施形態に係るメモリ制御
装置によってデータ転送効率が向上することを、具体的
なデータ転送の一例を挙げて、従来のメモリ制御装置で
のデータ転送の場合と比較して説明する。

【００５２】図６は、バンクＡのデータａ１〜ａ８とバ
ンクＢのデータｂ１〜ｂ４の合計１２個のデータをバン
ク境界を超えて連続して読み出し、さらに続いて、バン
クＡのデータａ９〜ａ１２を読み出す場合における２通
りのデータリードタイミングを示す図である。図６
（ａ）は、図８に示すような従来のメモリ制御装置にお
けるデータリードタイミングを示している。図６（ｂ）
は、本第２の実施形態に係るメモリ制御装置におけるデ
ータリードタイミングを示している。

【００５３】なお、図６において、バンクＡに対するプ
リチャージコマンドを“Ｐａ”と、バンクＢに対するプ
リチャージコマンドを“Ｐｂ”と、バンクＡに対するア
クティブコマンドを“Ａａ”と、バンクＢに対するアク
ティブコマンドを“Ａｂ”と、バンクＡに対するリード
コマンドを“Ｒａ”と、バンクＢに対するリードコマン
ドを“Ｒｂ”と、バンクＡに対するプリチャージ付きリ
ードコマンドを“ＲａｗＰ”と表している。また、図６
においては、ＣＡＳレイテンシは「２」クロックと、バ
ースト長は「４」データとする。

【００５４】図６（ａ）を参照して、コマンド生成部８
３は、まず、データａ１〜ａ８が存在するバンクＡに対
してデータリードを行うべく、Ｐａコマンドを発行する
（第０サイクル）。なお、ＣＡＳレイテンシ間隔（２ク
ロック）を利用して、バンクＢに対してもＰｂコマンド
を発行しておく（第１サイクル）。その後、Ｐａコマン
ドの発行から２クロック後に、Ａａコマンドを発行する
（第２サイクル）。そして、さらに２クロック後に、１
回目のＲａコマンドを発行し（第４サイクル）、データ
ａ１〜ａ４の転送を行う（バースト長「４」だからであ
る）。ここで、バンクＡのデータ転送の間にＡｂコマン
ドを発行し、バンクＢをいつでもアクセスできるように
準備しておく（第５サイクル）。そして、データａ４の
転送後にすぐデータａ５〜ａ８のデータ転送が開始でき
るように、第８サイクルに２回目のＲａコマンドを発行
する。次に、コマンド生成部８３は、データａ８の転送
が終了、すなわち、バンクＡに関するデータ転送の終了
後にバンクＢに関するデータｂ１〜ｂ４の転送をすぐに
行えるように、第１２サイクルでＲｂコマンドを発行す
る。以降、バンクＡの別のアドレスに存在するデータａ
９〜ａ１２の転送に関しては、ＣＡＳレイテンシに従っ
て、２クロック間隔でＰａ，ＡａおよびＲａを発行する
（第１３，第１５，第１７サイクル）。

【００５５】このように、従来のメモリ制御装置におい
ては、バンクＢの転送処理終了と別のバンクＡの転送処
理開始との間に、データ転送が行われないブランク期間
（第１８サイクル）が生じる。この原因は、本来なら、
第１２サイクルにおいてＲｂコマンドとＰａコマンドと
を同時に発行したいのだが不可能なため、バンクＢのデ
ータリードを優先すべくＲｂコマンドを先に発行し、そ
の後Ｐａコマンドを発行しているためである。

【００５６】これに対して、本第２の実施形態に係るメ
モリ制御装置は、以下のような方法によりこの問題を解
決している。なお、上述のとおり、アドレス生成部５２
は、上記条件からカウンタ５６に対して、最初のバンク
Ａに関する転送データａ１〜ａ８の数「８」を転送サイ
ズとして出力する（図５を参照）。

【００５７】図６（ｂ）を参照して、図面上は第５サイ
クルまでは上記と同様であるが、第４サイクルの１回目
のＲａコマンドが発行された際、カウンタ５６は、アド
レス生成部５２から得た転送サイズ「８」から「４（デ
ータａ１〜ａ４の数）」を減算する。ここで、転送すべ
き残りデータ、すなわち、上記減算後の転送サイズ（＝
４）がバースト長（＝４）以下となったため、カウンタ
５６は、コマンド生成部５３に対してその旨を通知す
る。続いて、コマンド生成部５３は、データａ４の転送
後にすぐデータａ５〜ａ８のデータ転送が開始できるよ
うに、第８サイクルに２回目のＲａコマンドを発行する
のだが、この際、カウンタ５６から受けた通知に従っ
て、プリチャージ付きリードであるＲａｗＰコマンドを
出力する。

【００５８】このＲａｗＰコマンドにより、ＳＤＲＡＭ
５５は、データａ８の転送が問題なく終了できる第１３
サイクルにおいて、コマンド生成部５３から改めてＰａ
コマンドを受けるまでもなく、自らの判断でプリチャー
ジを行うことができる。これにより、その後のＡａコマ
ンドおよびＲａコマンドの発行を１サイクル早く行うこ
とができ（第１４，第１６サイクル）、その結果、図６
（ａ）の第２２サイクルまでに対して第２１サイクルま
でにすべてのデータ転送を終了することができる。

【００５９】以上のように、本発明の第２の実施形態に
係るメモリ制御装置は、カウンタ５６がコマンド生成部
５３が発行するリードコマンドの回数を計数すること
で、処理を行う１つのバンクに対する最後のデータ転送
を検出し、コマンド生成部５３がこの検出結果に従って
プリチャージ付きリードコマンドを発行してＳＤＲＡＭ
５５の処理を制御する。これにより、プリチャージ付き
コマンドが発行されたバンクは、一方のデータに関して
リード処理が完了した後に他方のデータに関するプリチ
ャージが自動的に実行されるため、プリチャージコマン
ドの発行タイミングが後続の他のコマンドの発行タイミ
ングと一致した場合でもプリチャージ処理の開始が遅れ
ることがなく、ＳＤＲＡＭ５５の実効転送レートを向上
することができる。

【００６０】なお、上記具体的な実施例においては、条
件としてＣＡＳレイテンシが「２」クロック、バースト
長が「４」データである場合を述べたが、本メモリ制御
装置の適用はこれに限られず、他の条件においても上記
と同様の考え方でコマンドを制御することによりデータ
転送サイクルを最適化することが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るメモリ制御装置
の構成を示すブロック図である。

【図２】バンク境界を超えてデータを連続して読み出す
場合におけるデータリードタイミングの一例を示す図で
ある。

【図３】バンク境界を超えてデータを連続して読み出す
場合におけるデータリードタイミングの一例を示す図で
ある。

【図４】バンク境界を超えてデータを連続して読み出す
場合におけるデータリードタイミングの一例を示す図で
ある。

【図５】本発明の第２の実施形態に係るメモリ制御装置
の構成を示すブロック図である。

【図６】バンク境界を超えてデータを連続して読み出す
場合におけるデータリードタイミングの一例を示す図で
ある。

【図７】従来のＳＤＲＡＭの記録領域の構成を示す図で
ある。

【図８】従来のメモリ制御装置の構成を示すブロック図
である。

【図９】従来のメモリ制御装置の動作説明に用いるデー
タ配置を示す図である。

【図１０】従来のメモリ制御装置のデータリードタイミ
ングの一例を示す図である。

【符号の説明】

１１、５１、８１…転送要求ユニット １２、５２、８２…アドレス生成部 １３、５３、８３…コマンド生成部 １４、５４、８４…データ処理部 １５、５５、８５…ＳＤＲＡＭ ５６…カウンタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のバンクから構成され、クロックを
   使用してデータの読み書きを行う同期型メモリ（以下、
   ＳＤＲＡＭという）を、制御するメモリ制御装置であっ
   て、 データの読み書きに関するコマンドを出力する転送要求
   手段と、 前記コマンドを入力し、当該コマンドに従って予め定め
   た制御信号を生成して出力すると共に、リードアクセス
   の最初の転送バイト数を出力するアドレス生成手段と、 前記クロックを発生して出力すると共に、前記制御信号
   および前記転送バイト数を入力し、当該制御信号に従っ
   て予め定めた制御コマンドを生成して出力し、前記ＳＤ
   ＲＡＭを制御するコマンド生成手段と、 前記制御コマンドを入力し、当該制御コマンドに従って
   前記転送要求手段と前記ＳＤＲＡＭとの間のデータ転送
   を仲介するデータ処理手段とを備え、 異なる前記バンクに対してバンク境界を超えて連続的に
   データリードを行う際、前記コマンド生成手段は、前記
   転送バイト数に応じて最初のバンクに関するリードコマ
   ンドと後続のバンクに関するアクティブコマンドの発行
   順序を制御することを特徴とする、メモリ制御装置。
2. 【請求項２】 前記コマンド生成手段は、 前記転送バイト数が各コマンド間の最低遷移クロック数
   より大きい場合は、前記最初のバンクに関するリードコ
   マンドを前記後続のバンクに関するアクティブコマンド
   より先に発行し、前記転送バイト数が各コマンド間の最
   低遷移クロック数より小さい場合は、前記後続のバンク
   に関するアクティブコマンドを前記最初のバンクに関す
   るリードコマンドより先に発行することを特徴とする、
   請求項１に記載のメモリ制御装置。
3. 【請求項３】 複数のバンクから構成され、クロックを
   使用してデータの読み書きを行う同期型メモリ（以下、
   ＳＤＲＡＭという）を、制御するメモリ制御装置であっ
   て、 データの読み書きに関するコマンドを出力する転送要求
   手段と、 前記コマンドを入力し、当該コマンドに従って予め定め
   た制御信号を生成して出力すると共に、前記複数のバン
   クのうち処理を行う一つのバンクに関するリードデータ
   の転送サイズを出力するアドレス生成手段と、 前記クロックを発生して出力すると共に、前記制御信号
   を入力し、当該制御信号に従って予め定めた制御コマン
   ドを生成して出力し、前記ＳＤＲＡＭを制御するコマン
   ド生成手段と、 前記コマンド生成手段のリードコマンド発行回数をカウ
   ントすると共に、前記転送サイズを入力し、当該カウン
   トごとに当該転送サイズからバースト長を減算するカウ
   ンタと、 前記制御コマンドを入力し、当該制御コマンドに従って
   前記転送要求手段と前記ＳＤＲＡＭとの間のデータ転送
   を仲介するデータ処理手段とを備え、 前記カウンタは、前記減算後の転送サイズが前記バース
   ト長以下に達した場合に前記コマンド生成手段へその旨
   を通知し、前記コマンド生成手段は、当該通知に応じて
   次回のリードコマンドを、リード処理が終了すれば自動
   的にプリチャージが行われるプリチャージ付きリードコ
   マンドとして発行することを特徴とする、メモリ制御装
   置。
4. 【請求項４】 複数のバンクから構成され、クロックを
   使用してデータの読み書きを行う同期型メモリ（以下、
   ＳＤＲＡＭという）を、制御するメモリ制御方法であっ
   て、 異なる前記バンクに対してバンク境界を超えて連続的に
   データリードを行う際、 前記データリードに関するコマンドを出力するステップ
   と、 前記コマンドを入力し、当該コマンドに従って予め定め
   た制御信号を生成して出力すると共に、リードアクセス
   の最初の転送バイト数を出力するステップと、 前記制御信号および前記転送バイト数に基づいて制御コ
   マンドを発行するにあたり、当該転送バイト数に応じて
   最初のバンクに関するリードコマンドと後続のバンクに
   関するアクティブコマンドの発行順序を制御するステッ
   プとを備える、メモリ制御方法。
5. 【請求項５】 前記制御コマンドを生成して出力するス
   テップは、 前記転送バイト数が各コマンド間の最低遷移クロック数
   より大きい場合は、前記最初のバンクに関するリードコ
   マンドを前記後続のバンクに関するアクティブコマンド
   より先に発行し、前記転送バイト数が各コマンド間の最
   低遷移クロック数より小さい場合は、前記後続のバンク
   に関するアクティブコマンドを前記最初のバンクに関す
   るリードコマンドより先に発行することを特徴とする、
   請求項４に記載のメモリ制御方法。
6. 【請求項６】 複数のバンクから構成され、クロックを
   使用してデータの読み書きを行う同期型メモリ（以下、
   ＳＤＲＡＭという）を、制御するメモリ制御方法であっ
   て、 データの読み書きに関するコマンドを出力するステップ
   と、 前記コマンドに従って予め定めた制御信号を生成して出
   力すると共に、前記複数のバンクのうち処理を行う一つ
   のバンクに関するリードデータの転送サイズを出力する
   ステップと、 前記ＳＤＲＡＭに対するリードコマンド発行回数をカウ
   ントするステップと、 前記カウントごとに前記転送サイズからバースト長を減
   算し、当該減算後の転送サイズが当該バースト長以下に
   達した場合は、予め定めた通知を出力するステップと、 前記制御信号および前記通知に基づいて制御コマンドを
   発行するにあたり、当該通知があった場合は次回のリー
   ドコマンドを、リード処理が終了すれば自動的にプリチ
   ャージが行われるプリチャージ付きリードコマンドとし
   て発行するステップとを備える、メモリ制御方法。