JPH08102450A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08102450A JPH08102450A JP26111694A JP26111694A JPH08102450A JP H08102450 A JPH08102450 A JP H08102450A JP 26111694 A JP26111694 A JP 26111694A JP 26111694 A JP26111694 A JP 26111694A JP H08102450 A JPH08102450 A JP H08102450A
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- polycrystalline
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Abstract
(57)【要約】
【目的】 ベース取り出し電極の埋め込みコンタクトの
抵抗を十分に低減させて、高速且つ低消費電力の半導体
装置を製造する。 【構成】 堆積させた多結晶Ｓｉ層１５のうちでベース
としての拡散層２１、２４を形成すべき領域上の部分を
除去してからＷＳｉ2 層１６を堆積させ、このＷＳｉ2
層１６からエピタキシャル層１３へ不純物を拡散させた
後、これらのＷＳｉ2 層１６と多結晶Ｓｉ層１５とをベ
ース取り出し電極のパターンに加工する。このため、Ｗ
Ｓｉ2 層１６からエピタキシャル層１３へ不純物を十分
に拡散させることができる。
抵抗を十分に低減させて、高速且つ低消費電力の半導体
装置を製造する。 【構成】 堆積させた多結晶Ｓｉ層１５のうちでベース
としての拡散層２１、２４を形成すべき領域上の部分を
除去してからＷＳｉ2 層１６を堆積させ、このＷＳｉ2
層１６からエピタキシャル層１３へ不純物を拡散させた
後、これらのＷＳｉ2 層１６と多結晶Ｓｉ層１５とをベ
ース取り出し電極のパターンに加工する。このため、Ｗ
Ｓｉ2 層１６からエピタキシャル層１３へ不純物を十分
に拡散させることができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、ベース取り出し電
極をポリサイド層で形成し且つ半導体基板に対して埋め
込みコンタクトさせる半導体装置の製造方法に関するも
のである。
極をポリサイド層で形成し且つ半導体基板に対して埋め
込みコンタクトさせる半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】図２は、本願の発明の一従来例で製造し
たＢｉＭＯＳ半導体装置のうちのバイポーラトランジス
タ部を示している。この一従来例では、Ｐ型のＳｉ基板
１１の表面にＮＰＮバイポーラトランジスタの埋め込み
コレクタとしてのＮ+ 型の埋め込み層１２を形成してか
ら、コレクタとしてのＮ型のエピタキシャル層１３をＳ
ｉ基板１１上に成長させる。そして、素子分離領域のパ
ターンのＳｉＯ2 層１４を形成し、素子活性領域の表面
にゲート酸化膜（図示せず）を形成する。
たＢｉＭＯＳ半導体装置のうちのバイポーラトランジス
タ部を示している。この一従来例では、Ｐ型のＳｉ基板
１１の表面にＮＰＮバイポーラトランジスタの埋め込み
コレクタとしてのＮ+ 型の埋め込み層１２を形成してか
ら、コレクタとしてのＮ型のエピタキシャル層１３をＳ
ｉ基板１１上に成長させる。そして、素子分離領域のパ
ターンのＳｉＯ2 層１４を形成し、素子活性領域の表面
にゲート酸化膜（図示せず）を形成する。
【０００３】その後、ＭＯＳトランジスタ部のみをレジ
スト（図示せず）等で覆い、バイポーラトランジスタ部
のゲート酸化膜を除去して、ベースを形成すべき領域を
露出させた後、レジスト等を除去する。そして、ベース
を形成すべき領域の表面に形成された自然酸化膜（図示
せず）をライトエッチングで除去してから、多結晶Ｓｉ
層１５及びＷＳｉ2 層１６を順次に堆積させてポリサイ
ド層１７を形成する。
スト（図示せず）等で覆い、バイポーラトランジスタ部
のゲート酸化膜を除去して、ベースを形成すべき領域を
露出させた後、レジスト等を除去する。そして、ベース
を形成すべき領域の表面に形成された自然酸化膜（図示
せず）をライトエッチングで除去してから、多結晶Ｓｉ
層１５及びＷＳｉ2 層１６を順次に堆積させてポリサイ
ド層１７を形成する。
【０００４】その後、ＷＳｉ2 層１６にボロンをイオン
注入し且つこのボロンをアニールで拡散させて、多結晶
Ｓｉ層１５をＰ+ 型にすると共に外部ベースとしてのＰ
+ 型の拡散層２１をエピタキシャル層１３に形成する。
この結果、拡散層２１に対して多結晶Ｓｉ層１５が埋め
込みコンタクトされる。
注入し且つこのボロンをアニールで拡散させて、多結晶
Ｓｉ層１５をＰ+ 型にすると共に外部ベースとしてのＰ
+ 型の拡散層２１をエピタキシャル層１３に形成する。
この結果、拡散層２１に対して多結晶Ｓｉ層１５が埋め
込みコンタクトされる。
【０００５】その後、ポリサイド層１７上にＳｉＯ2 層
２２を堆積させ、開口２３を有するベース取り出し電極
のパターンに、ＳｉＯ2 層２２及びポリサイド層１７を
連続的にエッチングする。そして、ＳｉＯ2 層２２等を
マスクにして開口２３からエピタキシャル層１３に不純
物をイオン注入し且つアニールを行って、内部ベースと
してのＰ型の拡散層２４を形成する。
２２を堆積させ、開口２３を有するベース取り出し電極
のパターンに、ＳｉＯ2 層２２及びポリサイド層１７を
連続的にエッチングする。そして、ＳｉＯ2 層２２等を
マスクにして開口２３からエピタキシャル層１３に不純
物をイオン注入し且つアニールを行って、内部ベースと
してのＰ型の拡散層２４を形成する。
【０００６】その後、ＳｉＯ2 層２５を全面に堆積さ
せ、このＳｉＯ2 層２５の全面をエッチバックして、Ｓ
ｉＯ2 層２５から成る側壁を開口２３の内側面等に自己
整合的に形成する。そして、多結晶Ｓｉ層２６を全面に
堆積させ、この多結晶Ｓｉ層２６にヒ素をイオン注入し
且つこのヒ素をアニールで拡散させて、多結晶Ｓｉ層２
６をＮ+ 型にすると共にエミッタとしてのＮ型の拡散層
２７をエピタキシャル層１３に形成する。
せ、このＳｉＯ2 層２５の全面をエッチバックして、Ｓ
ｉＯ2 層２５から成る側壁を開口２３の内側面等に自己
整合的に形成する。そして、多結晶Ｓｉ層２６を全面に
堆積させ、この多結晶Ｓｉ層２６にヒ素をイオン注入し
且つこのヒ素をアニールで拡散させて、多結晶Ｓｉ層２
６をＮ+ 型にすると共にエミッタとしてのＮ型の拡散層
２７をエピタキシャル層１３に形成する。
【０００７】その後、層間絶縁膜としてのＳｉＯ2 層３
１を堆積させ、多結晶Ｓｉ層２６及びポリサイド層１７
に達するコンタクト孔３２、３３をＳｉＯ2 層３１、２
２に開孔する。そして、ブランケットＣＶＤ法でコンタ
クト孔３２、３３をタングステン３４で埋め、エミッタ
電極及びベース電極としてのＡｌ配線３５、３６を形成
する。
１を堆積させ、多結晶Ｓｉ層２６及びポリサイド層１７
に達するコンタクト孔３２、３３をＳｉＯ2 層３１、２
２に開孔する。そして、ブランケットＣＶＤ法でコンタ
クト孔３２、３３をタングステン３４で埋め、エミッタ
電極及びベース電極としてのＡｌ配線３５、３６を形成
する。
【０００８】
【発明が解決しようとする課題】ところが、上述の一従
来例では、ベース取り出し電極の全体をポリサイド層１
７で形成しているので、ＷＳｉ2 層１６にイオン注入し
たボロンを拡散させて拡散層２１を形成する際に、多結
晶Ｓｉ層１５によってボロンの拡散が阻害される。この
ため、拡散層２１の不純物濃度を十分には高くすること
ができなくて、拡散層２１に対する多結晶Ｓｉ層１５の
埋め込みコンタクトの抵抗を十分に低減させることがで
きず、高速且つ低消費電力の半導体装置を製造すること
が困難であった。
来例では、ベース取り出し電極の全体をポリサイド層１
７で形成しているので、ＷＳｉ2 層１６にイオン注入し
たボロンを拡散させて拡散層２１を形成する際に、多結
晶Ｓｉ層１５によってボロンの拡散が阻害される。この
ため、拡散層２１の不純物濃度を十分には高くすること
ができなくて、拡散層２１に対する多結晶Ｓｉ層１５の
埋め込みコンタクトの抵抗を十分に低減させることがで
きず、高速且つ低消費電力の半導体装置を製造すること
が困難であった。
【０００９】また、多結晶Ｓｉ層１５を堆積させる前
に、バイポーラトランジスタ部のベースを形成すべき領
域の表面に形成された自然酸化膜をライトエッチングで
除去しているが、このライトエッチングによって、ＭＯ
Ｓトランジスタ部のゲート酸化膜に損傷を与えている。
このため、信頼性の高い半導体装置を製造することも困
難であった。
に、バイポーラトランジスタ部のベースを形成すべき領
域の表面に形成された自然酸化膜をライトエッチングで
除去しているが、このライトエッチングによって、ＭＯ
Ｓトランジスタ部のゲート酸化膜に損傷を与えている。
このため、信頼性の高い半導体装置を製造することも困
難であった。
【００１０】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、半導体基板１１、１３上に堆積させた多結
晶Ｓｉ層１５のうちでベース２１、２４を形成すべき領
域上の部分を除去する工程と、前記多結晶Ｓｉ層１５上
及び前記半導体基板１１、１３上にシリサイド層１６を
堆積させる工程と、前記シリサイド層１６に接している
前記半導体基板１１、１３へこのシリサイド層１６から
不純物を拡散させる工程と、前記シリサイド層１６及び
前記多結晶Ｓｉ層１５をベース取り出し電極のパターン
に加工する工程とを具備することを特徴としている。
製造方法は、半導体基板１１、１３上に堆積させた多結
晶Ｓｉ層１５のうちでベース２１、２４を形成すべき領
域上の部分を除去する工程と、前記多結晶Ｓｉ層１５上
及び前記半導体基板１１、１３上にシリサイド層１６を
堆積させる工程と、前記シリサイド層１６に接している
前記半導体基板１１、１３へこのシリサイド層１６から
不純物を拡散させる工程と、前記シリサイド層１６及び
前記多結晶Ｓｉ層１５をベース取り出し電極のパターン
に加工する工程とを具備することを特徴としている。
【００１１】請求項２の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、前記半導体基板
１１、１３の表面にゲート絶縁膜３７を形成する工程
と、前記ゲート絶縁膜３７を形成した後に、前記多結晶
Ｓｉ層１５を堆積させる工程と、前記堆積の後に、前記
領域における前記半導体基板１１、１３を露出させる工
程と、前記露出の後に、前記多結晶Ｓｉ層１５上及び前
記半導体基板１１、１３上に前記シリサイド層１６を堆
積させる工程と、前記シリサイド層１６及び前記多結晶
Ｓｉ層１５を前記ベース取り出し電極及びゲート電極の
パターンに加工する工程とを具備することを特徴として
いる。
項１の半導体装置の製造方法において、前記半導体基板
１１、１３の表面にゲート絶縁膜３７を形成する工程
と、前記ゲート絶縁膜３７を形成した後に、前記多結晶
Ｓｉ層１５を堆積させる工程と、前記堆積の後に、前記
領域における前記半導体基板１１、１３を露出させる工
程と、前記露出の後に、前記多結晶Ｓｉ層１５上及び前
記半導体基板１１、１３上に前記シリサイド層１６を堆
積させる工程と、前記シリサイド層１６及び前記多結晶
Ｓｉ層１５を前記ベース取り出し電極及びゲート電極の
パターンに加工する工程とを具備することを特徴として
いる。
【００１２】請求項３の半導体装置の製造方法は、請求
項１または２の半導体装置の製造方法において、前記半
導体基板１１、１３上に堆積させた前記多結晶Ｓｉ層１
５にリンを導入する工程を具備し、前記パターンのうち
の前記多結晶Ｓｉ層１５の面積をこのパターンの半分以
下の面積にすることを特徴としている。
項１または２の半導体装置の製造方法において、前記半
導体基板１１、１３上に堆積させた前記多結晶Ｓｉ層１
５にリンを導入する工程を具備し、前記パターンのうち
の前記多結晶Ｓｉ層１５の面積をこのパターンの半分以
下の面積にすることを特徴としている。
【００１３】
【作用】請求項１の半導体装置の製造方法では、ポリサ
イド層１７でベース取り出し電極を形成しているが、ベ
ース２１、２４を形成すべき領域では多結晶Ｓｉ層１５
を除去している。このため、シリサイド層１６から半導
体基板１１、１３へ不純物を十分に拡散させることがで
き、半導体基板１１、１３に対するベース取り出し電極
の埋め込みコンタクトの抵抗を十分に低減させることが
できる。
イド層１７でベース取り出し電極を形成しているが、ベ
ース２１、２４を形成すべき領域では多結晶Ｓｉ層１５
を除去している。このため、シリサイド層１６から半導
体基板１１、１３へ不純物を十分に拡散させることがで
き、半導体基板１１、１３に対するベース取り出し電極
の埋め込みコンタクトの抵抗を十分に低減させることが
できる。
【００１４】請求項２の半導体装置の製造方法では、半
導体基板１１、１３に対してベース取り出し電極を埋め
込みコンタクトさせるために半導体基板１１、１３を露
出させる時点では、ポリサイド層１７のゲート電極を形
成するための多結晶Ｓｉ層１５をゲート絶縁膜３７上に
既に形成してあるので、半導体基板１１、１３を露出さ
せる際にゲート絶縁膜３７に損傷を与えることがない。
導体基板１１、１３に対してベース取り出し電極を埋め
込みコンタクトさせるために半導体基板１１、１３を露
出させる時点では、ポリサイド層１７のゲート電極を形
成するための多結晶Ｓｉ層１５をゲート絶縁膜３７上に
既に形成してあるので、半導体基板１１、１３を露出さ
せる際にゲート絶縁膜３７に損傷を与えることがない。
【００１５】請求項３の半導体装置の製造方法では、多
結晶Ｓｉ層１５にリンを導入することによって、多結晶
Ｓｉ層１５とシリサイド層１６との密着性を向上させた
り、ゲート電極の抵抗を低減させたりしても、ベース取
り出し電極では多結晶Ｓｉ層１５の面積がベース取り出
し電極全体の半分以下であるので、多結晶Ｓｉ層１５か
ら半導体基板１１、１３へリンが拡散することによるベ
ース２１、２４の不純物濃度の変動が少ない。
結晶Ｓｉ層１５にリンを導入することによって、多結晶
Ｓｉ層１５とシリサイド層１６との密着性を向上させた
り、ゲート電極の抵抗を低減させたりしても、ベース取
り出し電極では多結晶Ｓｉ層１５の面積がベース取り出
し電極全体の半分以下であるので、多結晶Ｓｉ層１５か
ら半導体基板１１、１３へリンが拡散することによるベ
ース２１、２４の不純物濃度の変動が少ない。
【００１６】
【実施例】以下、ＢｉＭＯＳ半導体装置の製造に適用し
た本願の発明の一実施例を、図１を参照しながら説明す
る。なお、図１に示す一実施例のうちで図２に示した一
従来例と対応する構成部分には、図２と同一の符号を付
してある。
た本願の発明の一実施例を、図１を参照しながら説明す
る。なお、図１に示す一実施例のうちで図２に示した一
従来例と対応する構成部分には、図２と同一の符号を付
してある。
【００１７】本実施例では、図１（ａ）に示す様に、Ｐ
型のＳｉ基板１１の表面にＮＰＮバイポーラトランジス
タの埋め込みコレクタとしてのＮ+ 型の埋め込み層１２
を形成してから、コレクタとしてのＮ型のエピタキシャ
ル層１３をＳｉ基板１１上に１．２μｍの厚さに成長さ
せる。そして、厚さが４００ｎｍのＳｉＯ2 層１４を素
子分離領域のパターンに形成し、ＭＯＳトランジスタの
ゲート酸化膜になるＳｉＯ2 層３７を素子活性領域の表
面に形成する。
型のＳｉ基板１１の表面にＮＰＮバイポーラトランジス
タの埋め込みコレクタとしてのＮ+ 型の埋め込み層１２
を形成してから、コレクタとしてのＮ型のエピタキシャ
ル層１３をＳｉ基板１１上に１．２μｍの厚さに成長さ
せる。そして、厚さが４００ｎｍのＳｉＯ2 層１４を素
子分離領域のパターンに形成し、ＭＯＳトランジスタの
ゲート酸化膜になるＳｉＯ2 層３７を素子活性領域の表
面に形成する。
【００１８】次に、図１（ｂ）に示す様に、厚さが１０
０ｎｍの多結晶Ｓｉ層１５を堆積させ、ＰＯＣｌ3 の蒸
気から多結晶Ｓｉ層１５へリンを熱拡散させるプレデポ
ジション法を行う。このリンのドーピングは、後にポリ
サイド層１７（図１（ｃ））を形成するＷＳｉ2 層１６
と多結晶Ｓｉ層１５との密着性を向上させたり、ＭＯＳ
トランジスタ部ではポリサイド層１７としてゲート電極
の一部になる多結晶Ｓｉ層１５の抵抗を低減させたりす
るために行う。
０ｎｍの多結晶Ｓｉ層１５を堆積させ、ＰＯＣｌ3 の蒸
気から多結晶Ｓｉ層１５へリンを熱拡散させるプレデポ
ジション法を行う。このリンのドーピングは、後にポリ
サイド層１７（図１（ｃ））を形成するＷＳｉ2 層１６
と多結晶Ｓｉ層１５との密着性を向上させたり、ＭＯＳ
トランジスタ部ではポリサイド層１７としてゲート電極
の一部になる多結晶Ｓｉ層１５の抵抗を低減させたりす
るために行う。
【００１９】その後、バイポーラトランジスタ部のベー
スを形成すべき領域上に開口を有するパターンに、多結
晶Ｓｉ層１５上でレジスト（図示せず）を加工する。そ
して、このレジストをマスクにしたエッチングで、多結
晶Ｓｉ層１５及びＳｉＯ2 層３７を除去してエピタキシ
ャル層１３を露出させた後、レジストを除去する。
スを形成すべき領域上に開口を有するパターンに、多結
晶Ｓｉ層１５上でレジスト（図示せず）を加工する。そ
して、このレジストをマスクにしたエッチングで、多結
晶Ｓｉ層１５及びＳｉＯ2 層３７を除去してエピタキシ
ャル層１３を露出させた後、レジストを除去する。
【００２０】次に、バイポーラトランジスタ部のベース
を形成すべき領域の表面に形成された自然酸化膜（図示
せず）をライトエッチングで除去してから、図１（ｃ）
に示す様に、厚さが１００ｎｍのＷＳｉ2 層１６を堆積
させて、多結晶Ｓｉ層１５及びＷＳｉ2 層１６でポリサ
イド層１７を形成する。
を形成すべき領域の表面に形成された自然酸化膜（図示
せず）をライトエッチングで除去してから、図１（ｃ）
に示す様に、厚さが１００ｎｍのＷＳｉ2 層１６を堆積
させて、多結晶Ｓｉ層１５及びＷＳｉ2 層１６でポリサ
イド層１７を形成する。
【００２１】その後、ＷＳｉ2 層１６にボロンをイオン
注入し且つこのボロンをアニールで拡散させて、外部ベ
ースとしてのＰ+ 型の拡散層２１をエピタキシャル層１
３に形成する。この結果、拡散層２１に対してＷＳｉ2
層１６が埋め込みコンタクトされる。
注入し且つこのボロンをアニールで拡散させて、外部ベ
ースとしてのＰ+ 型の拡散層２１をエピタキシャル層１
３に形成する。この結果、拡散層２１に対してＷＳｉ2
層１６が埋め込みコンタクトされる。
【００２２】その後、厚さが２００ｎｍのＳｉＯ2 層２
２をポリサイド層１７上に堆積させ、開口２３を有する
ベース取り出し電極のパターンに、ＳｉＯ2 層２２及び
ポリサイド層１７を連続的にエッチングする。なお、多
結晶Ｓｉ層１５の面積はベース取り出し電極全体の面積
の半分以下とする。また、この時、開口２３下には多結
晶Ｓｉ層１５が存在していないので、その分だけエピタ
キシャル層１３がオーバエッチングされて、拡散層２１
も同時に除去される。
２をポリサイド層１７上に堆積させ、開口２３を有する
ベース取り出し電極のパターンに、ＳｉＯ2 層２２及び
ポリサイド層１７を連続的にエッチングする。なお、多
結晶Ｓｉ層１５の面積はベース取り出し電極全体の面積
の半分以下とする。また、この時、開口２３下には多結
晶Ｓｉ層１５が存在していないので、その分だけエピタ
キシャル層１３がオーバエッチングされて、拡散層２１
も同時に除去される。
【００２３】その後、ＳｉＯ2 層２２等をマスクにして
開口２３からエピタキシャル層１３に不純物をイオン注
入し且つアニールを行って、内部ベースとしてのＰ型の
拡散層２４を形成する。そして、図１（ｄ）に示す様
に、ＳｉＯ2 層２５を全面に堆積させ、このＳｉＯ2 層
２５の全面をエッチバックして、ＳｉＯ2 層２５から成
る側壁を開口２３の内側面等に自己整合的に形成する。
開口２３からエピタキシャル層１３に不純物をイオン注
入し且つアニールを行って、内部ベースとしてのＰ型の
拡散層２４を形成する。そして、図１（ｄ）に示す様
に、ＳｉＯ2 層２５を全面に堆積させ、このＳｉＯ2 層
２５の全面をエッチバックして、ＳｉＯ2 層２５から成
る側壁を開口２３の内側面等に自己整合的に形成する。
【００２４】次に、図１（ｅ）に示す様に、厚さが１５
０ｎｍの多結晶Ｓｉ層２６を全面に堆積させ、この多結
晶Ｓｉ層２６にヒ素をイオン注入し且つこのヒ素をアニ
ールで拡散させて、多結晶Ｓｉ層２６をＮ+ 型にすると
共にエミッタとしてのＮ型の拡散層２７をエピタキシャ
ル層１３に形成する。
０ｎｍの多結晶Ｓｉ層２６を全面に堆積させ、この多結
晶Ｓｉ層２６にヒ素をイオン注入し且つこのヒ素をアニ
ールで拡散させて、多結晶Ｓｉ層２６をＮ+ 型にすると
共にエミッタとしてのＮ型の拡散層２７をエピタキシャ
ル層１３に形成する。
【００２５】その後、層間絶縁膜として厚さが５００ｎ
ｍのＳｉＯ2 層３１を堆積させ、多結晶Ｓｉ層２６及び
ポリサイド層１７に達するコンタクト孔３２、３３をＳ
ｉＯ2 層３１、２２に開孔する。そして、ブランケット
ＣＶＤ法でコンタクト孔３２、３３をタングステン３４
で埋め、エミッタ電極及びベース電極として厚さが５０
０ｎｍのＡｌ配線３５、３６を形成する。
ｍのＳｉＯ2 層３１を堆積させ、多結晶Ｓｉ層２６及び
ポリサイド層１７に達するコンタクト孔３２、３３をＳ
ｉＯ2 層３１、２２に開孔する。そして、ブランケット
ＣＶＤ法でコンタクト孔３２、３３をタングステン３４
で埋め、エミッタ電極及びベース電極として厚さが５０
０ｎｍのＡｌ配線３５、３６を形成する。
【００２６】なお、以上の実施例はＢｉＭＯＳ半導体装
置の製造に本願の発明を適用したものであるが、バイポ
ーラトランジスタのみの半導体装置にも当然に本願の発
明を適用することができる。
置の製造に本願の発明を適用したものであるが、バイポ
ーラトランジスタのみの半導体装置にも当然に本願の発
明を適用することができる。
【００２７】
【発明の効果】請求項１の半導体装置の製造方法では、
半導体基板に対するベース取り出し電極の埋め込みコン
タクトの抵抗を十分に低減させることができるので、高
速且つ低消費電力の半導体装置を製造することができ
る。
半導体基板に対するベース取り出し電極の埋め込みコン
タクトの抵抗を十分に低減させることができるので、高
速且つ低消費電力の半導体装置を製造することができ
る。
【００２８】請求項２の半導体装置の製造方法では、半
導体基板に対してベース取り出し電極を埋め込みコンタ
クトさせるために半導体基板を露出させる際にゲート絶
縁膜に損傷を与えることがないので、信頼性の高い半導
体装置を製造することができる。
導体基板に対してベース取り出し電極を埋め込みコンタ
クトさせるために半導体基板を露出させる際にゲート絶
縁膜に損傷を与えることがないので、信頼性の高い半導
体装置を製造することができる。
【００２９】請求項３の半導体装置の製造方法では、ベ
ース取り出し電極を構成する多結晶Ｓｉ層から半導体基
板へリンが拡散することによるベースの不純物濃度の変
動が少ないので、特性の優れた半導体装置を製造するこ
とができる。
ース取り出し電極を構成する多結晶Ｓｉ層から半導体基
板へリンが拡散することによるベースの不純物濃度の変
動が少ないので、特性の優れた半導体装置を製造するこ
とができる。
【図１】本願の発明の一実施例を工程順に示す側断面図
である。
である。
【図２】本願の発明の一従来例で製造したバイポーラト
ランジスタの側断面図である。
ランジスタの側断面図である。
１１ Ｓｉ基板 １３ エピタキシャル層 １５ 多結晶Ｓｉ層 １６ ＷＳｉ2 層 ２１ 拡散層 ２４ 拡散層 ３７ ＳｉＯ2 層
Claims (3)
- 【請求項１】 半導体基板上に堆積させた多結晶Ｓｉ層
のうちでベースを形成すべき領域上の部分を除去する工
程と、 前記多結晶Ｓｉ層上及び前記半導体基板上にシリサイド
層を堆積させる工程と、 前記シリサイド層に接している前記半導体基板へこのシ
リサイド層から不純物を拡散させる工程と、 前記シリサイド層及び前記多結晶Ｓｉ層をベース取り出
し電極のパターンに加工する工程とを具備することを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体基板の表面にゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜を形成した後に、前記多結晶Ｓｉ層を
堆積させる工程と、 前記堆積の後に、前記領域における前記半導体基板を露
出させる工程と、 前記露出の後に、前記多結晶Ｓｉ層上及び前記半導体基
板上に前記シリサイド層を堆積させる工程と、 前記シリサイド層及び前記多結晶Ｓｉ層を前記ベース取
り出し電極及びゲート電極のパターンに加工する工程と
を具備することを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項３】 前記半導体基板上に堆積させた前記多結
晶Ｓｉ層にリンを導入する工程を具備し、 前記パターンのうちの前記多結晶Ｓｉ層の面積をこのパ
ターンの半分以下の面積にすることを特徴とする請求項
１または２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26111694A JPH08102450A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26111694A JPH08102450A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102450A true JPH08102450A (ja) | 1996-04-16 |
Family
ID=17357318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26111694A Pending JPH08102450A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102450A (ja) |
-
1994
- 1994-09-30 JP JP26111694A patent/JPH08102450A/ja active Pending
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