JPH10289961A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10289961A JPH10289961A JP9097550A JP9755097A JPH10289961A JP H10289961 A JPH10289961 A JP H10289961A JP 9097550 A JP9097550 A JP 9097550A JP 9755097 A JP9755097 A JP 9755097A JP H10289961 A JPH10289961 A JP H10289961A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 バイポーラトランジスタの特性を劣化させる
ことなく、製造工程数を削減する。 【解決手段】 バイポーラトランジスタの埋め込みコレ
クタ領域５を形成した後、少なくともグラフトベース領
域１５の下部にボロンをイオン注入して、ｎ型不純物の
濃度を下げる。このことにより、バイポーラトランジス
タのコレクタ−ベース間容量を低減することができ、回
路動作の高速化が実現できる。
ことなく、製造工程数を削減する。 【解決手段】 バイポーラトランジスタの埋め込みコレ
クタ領域５を形成した後、少なくともグラフトベース領
域１５の下部にボロンをイオン注入して、ｎ型不純物の
濃度を下げる。このことにより、バイポーラトランジス
タのコレクタ−ベース間容量を低減することができ、回
路動作の高速化が実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタやバイポーラトランジスタと相補型ＭＯＳトラン
ジスタとを同一基板上に形成する半導体装置の製造方法
に関する。
ジスタやバイポーラトランジスタと相補型ＭＯＳトラン
ジスタとを同一基板上に形成する半導体装置の製造方法
に関する。
【０００２】
【従来の技術】従来、この種の半導体装置の製造方法
は、まず図１６に示されるように、ｎ型埋め込み層３
４、ｐ型埋め込み層３５が形成されたｐ型シリコン基板
１上にｎ型エピチキシャル層３６が形成された後、ＬＯ
ＣＯＳ法により厚さ３０００〜６０００Åのフィールド
酸化膜２が形成される。その後、ｎウェル領域７、バイ
ポーラトランジスタのベース領域６、ｎ型コレクタ引き
出し領域４が形成された後、膜厚５０〜２００Åのゲー
ト酸化膜３が形成される。
は、まず図１６に示されるように、ｎ型埋め込み層３
４、ｐ型埋め込み層３５が形成されたｐ型シリコン基板
１上にｎ型エピチキシャル層３６が形成された後、ＬＯ
ＣＯＳ法により厚さ３０００〜６０００Åのフィールド
酸化膜２が形成される。その後、ｎウェル領域７、バイ
ポーラトランジスタのベース領域６、ｎ型コレクタ引き
出し領域４が形成された後、膜厚５０〜２００Åのゲー
ト酸化膜３が形成される。
【０００３】次に図１７に示されるように、全面に成長
した１５００〜２０００Åの厚さの多結晶シリコン層が
パターニングされ、ＰＭＯＳゲート電極１２、ＮＭＯＳ
ゲート電極１３が形成される。その後、酸化膜が１００
０Å堆積され、異方性のドライエッチングが行われ、ゲ
ート電極１２、１３のそれぞれの側壁にサイドウォール
１４が形成される。次に、バイポーラトランジスタのグ
ラフトベース領域１５、ＰＭＯＳのゲート電極１２、ソ
ースおよびドレイン領域１６へ、ドーズ量５〜９×１０
10ｃｍ-2でボロンがイオン注入される。一方、ＮＭＯＳ
のゲート電極１３、ソースおよびドレイン領域１７に
は、１〜２×１０16ｃｍ-2でヒ素がイオン注入される。
尚、ｎ型不純物としてはリンを用いても良い。
した１５００〜２０００Åの厚さの多結晶シリコン層が
パターニングされ、ＰＭＯＳゲート電極１２、ＮＭＯＳ
ゲート電極１３が形成される。その後、酸化膜が１００
０Å堆積され、異方性のドライエッチングが行われ、ゲ
ート電極１２、１３のそれぞれの側壁にサイドウォール
１４が形成される。次に、バイポーラトランジスタのグ
ラフトベース領域１５、ＰＭＯＳのゲート電極１２、ソ
ースおよびドレイン領域１６へ、ドーズ量５〜９×１０
10ｃｍ-2でボロンがイオン注入される。一方、ＮＭＯＳ
のゲート電極１３、ソースおよびドレイン領域１７に
は、１〜２×１０16ｃｍ-2でヒ素がイオン注入される。
尚、ｎ型不純物としてはリンを用いても良い。
【０００４】次に図１８に示されるように、全面に成長
した厚さ１０００〜２０００Åの酸化膜１８にエミッタ
コンタクト１９が開口された後、全面に１５００〜２０
００Åの厚さに多結晶シリコン層が成長される。次に、
多結晶シリコン層にドース量１〜２×１０16ｃｍ-2でヒ
素がイオン注入され、これをパターニングしてバイポー
ラトランジスタのエミッタ電極２０が形成される。その
後、熱処理を行うことにより、エミッタ電極２０の多結
晶シリコン層からベース領域６へヒ素が拡散され、エミ
ッタ領域２２が形成される。
した厚さ１０００〜２０００Åの酸化膜１８にエミッタ
コンタクト１９が開口された後、全面に１５００〜２０
００Åの厚さに多結晶シリコン層が成長される。次に、
多結晶シリコン層にドース量１〜２×１０16ｃｍ-2でヒ
素がイオン注入され、これをパターニングしてバイポー
ラトランジスタのエミッタ電極２０が形成される。その
後、熱処理を行うことにより、エミッタ電極２０の多結
晶シリコン層からベース領域６へヒ素が拡散され、エミ
ッタ領域２２が形成される。
【０００５】次に図１９に示されるように、上述の工程
で形成された素子上に層間絶縁膜２３が堆積され、コン
タクト２４が開口される。その後、タングステン等でプ
ラグ２５が形成され、各金属配線２６を形成され、半導
体装置が得られる。
で形成された素子上に層間絶縁膜２３が堆積され、コン
タクト２４が開口される。その後、タングステン等でプ
ラグ２５が形成され、各金属配線２６を形成され、半導
体装置が得られる。
【０００６】上述した製造方法の場合、ｎ型エピタキシ
ャル層３６の不純物濃度を１〜５×１０15ｃｍ-2程度と
低くし、その下部にコレクタ引き出し領域と繋がってい
る高濃度の不純物を含むｎ型埋め込み層３４を設けるこ
とで、バイポーラトランジスタのコレクタ抵抗を低くで
きるだけでなく、耐圧の低下を防ぐことができる。しか
し、埋め込み層形成のためのリソグラフィー工程や熱処
理工程、さらにエピタキシャル成長の工程が必要となる
ことから、製造コストが高くなるという問題がある。こ
れを解決する手法としてＫ．Ｉｓｈｉｍａｒｕ等（Ｋ．
Ｉｓｈｉｍａｒｕ ｅｔ ａｌ Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉ
ｎｇ １９９５，ｐｐ．６７３）により、埋め込み層形
成およびエピタキシャル層成長を不要とする製造方法が
提案されている。
ャル層３６の不純物濃度を１〜５×１０15ｃｍ-2程度と
低くし、その下部にコレクタ引き出し領域と繋がってい
る高濃度の不純物を含むｎ型埋め込み層３４を設けるこ
とで、バイポーラトランジスタのコレクタ抵抗を低くで
きるだけでなく、耐圧の低下を防ぐことができる。しか
し、埋め込み層形成のためのリソグラフィー工程や熱処
理工程、さらにエピタキシャル成長の工程が必要となる
ことから、製造コストが高くなるという問題がある。こ
れを解決する手法としてＫ．Ｉｓｈｉｍａｒｕ等（Ｋ．
Ｉｓｈｉｍａｒｕ ｅｔ ａｌ Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉ
ｎｇ １９９５，ｐｐ．６７３）により、埋め込み層形
成およびエピタキシャル層成長を不要とする製造方法が
提案されている。
【０００７】提案されている製造方法を図２０〜図２３
を用いて説明する。まず図２０に示されるように、ｐ型
シリコン基板１上にＬＯＣＯＳ法により厚さ３０００〜
６０００Åのフィールド酸化膜２が形成された後、ゲー
ト酸化膜３が膜厚５０〜２００Åに成長される。次に、
フォトリソグラフィー工程により、パターニングしたレ
ジスト（図示略）をマスクとしてリンのイオン注入を行
い、バイポーラトランジスタのｎ型コレクタ引き出し領
域４、埋め込みコレクタ領域５、ベース領域６およびＰ
ＭＯＳのｎウェル領域７、ｐウェル領域９が形成され
る。なお、埋め込みコレクタ領域形成５のために注入す
るｎ型不純物のドーズ量を増やすことにより、バイポー
ラトランジスタのコレクタ抵抗が低減できる。
を用いて説明する。まず図２０に示されるように、ｐ型
シリコン基板１上にＬＯＣＯＳ法により厚さ３０００〜
６０００Åのフィールド酸化膜２が形成された後、ゲー
ト酸化膜３が膜厚５０〜２００Åに成長される。次に、
フォトリソグラフィー工程により、パターニングしたレ
ジスト（図示略）をマスクとしてリンのイオン注入を行
い、バイポーラトランジスタのｎ型コレクタ引き出し領
域４、埋め込みコレクタ領域５、ベース領域６およびＰ
ＭＯＳのｎウェル領域７、ｐウェル領域９が形成され
る。なお、埋め込みコレクタ領域形成５のために注入す
るｎ型不純物のドーズ量を増やすことにより、バイポー
ラトランジスタのコレクタ抵抗が低減できる。
【０００８】次に図２１に示されるように、全面に成長
した厚さ１５００から２０００Åの多結晶シリコン層が
エッチングされ、ＰＭＯＳのゲート電極１２、ＮＭＯＳ
のゲート電極１３が形成される。その後、酸化膜が１０
００Å堆積された後、異方性のドライエッチングが行わ
れ、ゲート電極１２、１３のそれぞれの側壁にサイドウ
ォール１４が形成される。次に、バイポーラトランジス
タのグラフトベース領域１５、ＰＭＯＳのゲート電極１
２、ソースおよびドレイン領域１６へ、ドーズ量５〜９
×１０10ｃｍ-2でボロンがイオン注入される。一方、Ｎ
ＭＯＳのゲート電極１３、ソースおよびドレイン領域１
７には、１〜２×１０16ｃｍ-2でヒ素がイオン注入され
る。尚、ｎ型不純物としてはリンを用いても良い。
した厚さ１５００から２０００Åの多結晶シリコン層が
エッチングされ、ＰＭＯＳのゲート電極１２、ＮＭＯＳ
のゲート電極１３が形成される。その後、酸化膜が１０
００Å堆積された後、異方性のドライエッチングが行わ
れ、ゲート電極１２、１３のそれぞれの側壁にサイドウ
ォール１４が形成される。次に、バイポーラトランジス
タのグラフトベース領域１５、ＰＭＯＳのゲート電極１
２、ソースおよびドレイン領域１６へ、ドーズ量５〜９
×１０10ｃｍ-2でボロンがイオン注入される。一方、Ｎ
ＭＯＳのゲート電極１３、ソースおよびドレイン領域１
７には、１〜２×１０16ｃｍ-2でヒ素がイオン注入され
る。尚、ｎ型不純物としてはリンを用いても良い。
【０００９】次に図２２に示されるように、全面に成長
した厚さ１０００から２０００Åの酸化膜１８にエミッ
タコンタクト１９が開口された後、全面に１５００から
２０００Åの厚さの多結晶シリコン層が成長される。そ
の後、多結晶シリコン層にドース量１〜２×１０16ｃｍ
-2でヒ素がイオン注入され、これをパターニングしてバ
イポーラトランジスタのエミッタ電極２０が形成され
る。その後、８５０〜９００℃の窒素雰囲気中で熱処理
が行われ、イオン注入した不純物が活性化される。この
とき、バイポーラトランジスタのエミッタ電極２０で
は、多結晶シリコン層からベース領域６へヒ素が拡散
し、エミッタ領域２２が形成される。
した厚さ１０００から２０００Åの酸化膜１８にエミッ
タコンタクト１９が開口された後、全面に１５００から
２０００Åの厚さの多結晶シリコン層が成長される。そ
の後、多結晶シリコン層にドース量１〜２×１０16ｃｍ
-2でヒ素がイオン注入され、これをパターニングしてバ
イポーラトランジスタのエミッタ電極２０が形成され
る。その後、８５０〜９００℃の窒素雰囲気中で熱処理
が行われ、イオン注入した不純物が活性化される。この
とき、バイポーラトランジスタのエミッタ電極２０で
は、多結晶シリコン層からベース領域６へヒ素が拡散
し、エミッタ領域２２が形成される。
【００１０】次に図２３に示されるように、上述の工程
で形成した素子上に層間絶縁膜２３が堆積され、コンタ
クト２４が開口される。その後、タングステン等でプラ
グ２５が形成され、各金属配線２６が形成され、半導体
装置が得られる。
で形成した素子上に層間絶縁膜２３が堆積され、コンタ
クト２４が開口される。その後、タングステン等でプラ
グ２５が形成され、各金属配線２６が形成され、半導体
装置が得られる。
【００１１】
【発明が解決しようとする課題】上記製造方法では、埋
め込みコレクタ領域５形成のための注入不純物の濃度を
増やしコレクタ抵抗を低減している。しかし、図２４に
示すように、注入不純物量の増加に伴い、高濃度のｐ型
不純物拡散領域（バイポーラトランジスタのグラフトベ
ース）と接するドナー濃度が増加するため、寄生容量が
増加したり、耐圧が低下してしまう。
め込みコレクタ領域５形成のための注入不純物の濃度を
増やしコレクタ抵抗を低減している。しかし、図２４に
示すように、注入不純物量の増加に伴い、高濃度のｐ型
不純物拡散領域（バイポーラトランジスタのグラフトベ
ース）と接するドナー濃度が増加するため、寄生容量が
増加したり、耐圧が低下してしまう。
【００１２】上記のように従来の製造方法では、バイポ
ーラトランジスタのコレクタ抵抗を低減しようとする
と、製造工程数が増えたり、トランジスタの寄生容量の
増加や耐圧低下という問題があった。
ーラトランジスタのコレクタ抵抗を低減しようとする
と、製造工程数が増えたり、トランジスタの寄生容量の
増加や耐圧低下という問題があった。
【００１３】本発明の目的は、バイポーラトランジスタ
の特性を劣化させることなく、製造工程数を削除する半
導体装置の製造方法を提供することにある。
の特性を劣化させることなく、製造工程数を削除する半
導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、コレクタ領
域形成工程と、不純物導入工程とを有する半導体装置の
製造方法であって、コレクタ領域形成工程は、第１導電
型の半導体基板に第２導電型の不純物を導入しバイポー
ラトランジスタの埋め込みコレクタ領域を形成する処理
であり、不純物導入工程は、少なくとも前記埋め込みコ
レクタ領域の一部に第２導電型不純物量より少ない量の
第１導電型不純物を導入する処理である。
め、本発明に係る半導体装置の製造方法は、コレクタ領
域形成工程と、不純物導入工程とを有する半導体装置の
製造方法であって、コレクタ領域形成工程は、第１導電
型の半導体基板に第２導電型の不純物を導入しバイポー
ラトランジスタの埋め込みコレクタ領域を形成する処理
であり、不純物導入工程は、少なくとも前記埋め込みコ
レクタ領域の一部に第２導電型不純物量より少ない量の
第１導電型不純物を導入する処理である。
【００１５】また本発明に係る半導体装置の製造方法
は、コレクタ領域形成工程と、不純物導入工程とを有
し、バイポーラと相補型ＭＯＳトランジスタとを同一基
板上に形成する半導体装置の製造方法であって、 コレ
クタ領域形成工程は、第１導電型の半導体基板に第２導
電型の不純物を導入しバイポーラトランジスタの埋め込
みコレクタ領域を形成する処理であり、不純物導入工程
は、少なくとも前記埋め込みコレクタ領域の一部に第２
導電型不純物量より少ない量の第１導電型の不純物を導
入する処理である。
は、コレクタ領域形成工程と、不純物導入工程とを有
し、バイポーラと相補型ＭＯＳトランジスタとを同一基
板上に形成する半導体装置の製造方法であって、 コレ
クタ領域形成工程は、第１導電型の半導体基板に第２導
電型の不純物を導入しバイポーラトランジスタの埋め込
みコレクタ領域を形成する処理であり、不純物導入工程
は、少なくとも前記埋め込みコレクタ領域の一部に第２
導電型不純物量より少ない量の第１導電型の不純物を導
入する処理である。
【００１６】また前記不純物導入工程は、相補型ＭＯＳ
トランジスタの第１導電型ウェルと同一工程で不純物を
導入するものである。
トランジスタの第１導電型ウェルと同一工程で不純物を
導入するものである。
【００１７】また前記不純物導入工程では、相補型ＭＯ
Ｓトランジスタの閾値電圧の基板電圧依存性を考慮して
ドース量を設定する。
Ｓトランジスタの閾値電圧の基板電圧依存性を考慮して
ドース量を設定する。
【００１８】また第２導電型不純物に代えて、導電型の
異なる第１導電型の不純物を導入する。
異なる第１導電型の不純物を導入する。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２０】（実施形態１）本発明の実施形態１に係る
半導体装置の製造方法は、まず図１に示すように、ｐ型
シリコン基板１上にＬＯＣＯＳ法により厚さ３０００〜
６０００Åのフィールド酸化膜２を形成した後、ゲート
酸化膜３を膜厚５０〜２００Åの膜厚に成長させる。次
に、フォトリソグラフィー工程によりパターニングした
レジスト（図示略）をマスクとしてリンのイオン注入を
行い、バイポーラトランジスタのｎ型コレクタ引き出し
領域４、埋め込みコレクタ領域５、ベース領域６および
ＰＭＯＳのｎウェル領域７を形成する。
半導体装置の製造方法は、まず図１に示すように、ｐ型
シリコン基板１上にＬＯＣＯＳ法により厚さ３０００〜
６０００Åのフィールド酸化膜２を形成した後、ゲート
酸化膜３を膜厚５０〜２００Åの膜厚に成長させる。次
に、フォトリソグラフィー工程によりパターニングした
レジスト（図示略）をマスクとしてリンのイオン注入を
行い、バイポーラトランジスタのｎ型コレクタ引き出し
領域４、埋め込みコレクタ領域５、ベース領域６および
ＰＭＯＳのｎウェル領域７を形成する。
【００２１】次に図２に示すように、レジスト（図示
略）をマスクとしてボロンのイオン注入を行い、素子分
離領域８、ｐウェル９を形成する。また、これと同時に
バイポーラトランジスタのベース領域６の一部にもボロ
ンを注入し、埋め込みコレクタ領域４の不純物濃度を補
償することにより、ドナー濃度が低いｎ型不純物領域１
０を形成する。
略）をマスクとしてボロンのイオン注入を行い、素子分
離領域８、ｐウェル９を形成する。また、これと同時に
バイポーラトランジスタのベース領域６の一部にもボロ
ンを注入し、埋め込みコレクタ領域４の不純物濃度を補
償することにより、ドナー濃度が低いｎ型不純物領域１
０を形成する。
【００２２】次に図３に示すように、全面に成長した厚
さ１５００から２０００Åの多結晶シリコン層をエッチ
ングし、ＰＭＯＳのゲート電極１２、ＮＭＯＳのゲート
電極１３を形成する。その後、酸化膜を１０００Å堆積
した後、異方性のドライエッチングを行い、ゲート電極
１２、１３のそれぞれの側壁にサイドウォール１４を形
成する。次に、バイポーラトランジスタのグラフトベー
ス領域１５、ＰＭＯＳのゲート電極１２、ソースおよび
ドレイン領域１６へ、ドーズ量５〜９×１０15ｃｍ-2で
ボロンをイオン注入する。一方、ＮＭＯＳのゲート電極
１３、ソースおよびドレイン領域１７には１〜２×１０
16ｃｍ-2でヒ素をイオン注入する。尚、ｎ型不純物とし
ては、リンを用いても良い。
さ１５００から２０００Åの多結晶シリコン層をエッチ
ングし、ＰＭＯＳのゲート電極１２、ＮＭＯＳのゲート
電極１３を形成する。その後、酸化膜を１０００Å堆積
した後、異方性のドライエッチングを行い、ゲート電極
１２、１３のそれぞれの側壁にサイドウォール１４を形
成する。次に、バイポーラトランジスタのグラフトベー
ス領域１５、ＰＭＯＳのゲート電極１２、ソースおよび
ドレイン領域１６へ、ドーズ量５〜９×１０15ｃｍ-2で
ボロンをイオン注入する。一方、ＮＭＯＳのゲート電極
１３、ソースおよびドレイン領域１７には１〜２×１０
16ｃｍ-2でヒ素をイオン注入する。尚、ｎ型不純物とし
ては、リンを用いても良い。
【００２３】次に図４に示すように、全面に成長した厚
さ１０００から２０００Åの酸化膜１８にエミッタコン
タクト１９を開口した後、全面に１５００から２０００
Åの厚さに多結晶シリコン層２０を成長させる。その
後、多結晶シリコン層２０にドース量１〜２×１０16ｃ
ｍ-2でヒ素をイオン注入し、これをパターニングして、
バイポーラトランジスタのエミッタ電極２１を形成す
る。
さ１０００から２０００Åの酸化膜１８にエミッタコン
タクト１９を開口した後、全面に１５００から２０００
Åの厚さに多結晶シリコン層２０を成長させる。その
後、多結晶シリコン層２０にドース量１〜２×１０16ｃ
ｍ-2でヒ素をイオン注入し、これをパターニングして、
バイポーラトランジスタのエミッタ電極２１を形成す
る。
【００２４】その後、８５０〜９００℃の窒素雰囲気中
で熱処理を行い、イオン注入した不純物を活性化する。
このとき、バイポーラトランジスタのエミッタ電極２１
では、多結晶シリコン層からベース領域６へヒ素が拡散
し、エミッタ領域２２を形成する。
で熱処理を行い、イオン注入した不純物を活性化する。
このとき、バイポーラトランジスタのエミッタ電極２１
では、多結晶シリコン層からベース領域６へヒ素が拡散
し、エミッタ領域２２を形成する。
【００２５】次に図５に示すように、上述の工程で形成
した素子上に層間絶縁膜２３を堆積し、コンタクト２４
を開口する。その後、タングステン等でプラグ２５を形
成し、各金属配線２６を形成し、半導体装置を得る。
した素子上に層間絶縁膜２３を堆積し、コンタクト２４
を開口する。その後、タングステン等でプラグ２５を形
成し、各金属配線２６を形成し、半導体装置を得る。
【００２６】上記実施形態１では、グラフトベース領域
８の下部にボロンを注入することにより、図６に示すよ
うに、ドナー濃度が下がり、グラフトベース−埋め込み
コレクタ間の接合容量を低減することができる。
８の下部にボロンを注入することにより、図６に示すよ
うに、ドナー濃度が下がり、グラフトベース−埋め込み
コレクタ間の接合容量を低減することができる。
【００２７】図７は、リンのイオン注入エネルギー９０
０ＫｅＶ、ドーズ量３×１０14ｃｍ-2で埋め込みコレク
タ領域５を形成し、グラフトベース領域へのボロンを３
３０ＫｅＶで注入した例におけるコレクタ・グラフトベ
ース間接合容量のボロンドーズ量依存性を示す特性図で
ある。図から明らかなように、ボロンのドーズ量を増や
すと、接合容量は低減する。ただし、このボロン注入
は、同時にｐウェル９も形成しているため、ＮＭＯＳの
閾値電圧の基板電圧依存性が大きくなることも考慮して
ドーズ量を設定しなければならない。
０ＫｅＶ、ドーズ量３×１０14ｃｍ-2で埋め込みコレク
タ領域５を形成し、グラフトベース領域へのボロンを３
３０ＫｅＶで注入した例におけるコレクタ・グラフトベ
ース間接合容量のボロンドーズ量依存性を示す特性図で
ある。図から明らかなように、ボロンのドーズ量を増や
すと、接合容量は低減する。ただし、このボロン注入
は、同時にｐウェル９も形成しているため、ＮＭＯＳの
閾値電圧の基板電圧依存性が大きくなることも考慮して
ドーズ量を設定しなければならない。
【００２８】（実施形態２）図８〜図１３は、本発明の
実施形態２に係る半導体装置の製造方法を工程順に示す
断面図である。
実施形態２に係る半導体装置の製造方法を工程順に示す
断面図である。
【００２９】まず図８に示すように、ｐ型シリコン基板
１上にＬＯＣＯＳ法により厚さ３０００〜６０００Åの
フィールド酸化膜２を形成した後、ゲート酸化膜３を５
０〜２００Åの膜厚に成長させる。次に、フォトリソグ
ラフィー工程でパターニングしたレジスト（図示略）を
マスクとしてイオン注入を行い、ｎ型コレクタ引き出し
領域４を形成した後、同一リソグラフィー工程およびイ
オン注入工程により、ＰＭＯＳのｎウェル領域７と埋め
込みコレクタ領域２７を形成する。
１上にＬＯＣＯＳ法により厚さ３０００〜６０００Åの
フィールド酸化膜２を形成した後、ゲート酸化膜３を５
０〜２００Åの膜厚に成長させる。次に、フォトリソグ
ラフィー工程でパターニングしたレジスト（図示略）を
マスクとしてイオン注入を行い、ｎ型コレクタ引き出し
領域４を形成した後、同一リソグラフィー工程およびイ
オン注入工程により、ＰＭＯＳのｎウェル領域７と埋め
込みコレクタ領域２７を形成する。
【００３０】次に図９に示すように、レジスト（図示
略）をマスクとして、バイポーラトランジスタのベース
形成予定領域２８、分離領域８、ｐウェルへボロンのイ
オン注入を行う。
略）をマスクとして、バイポーラトランジスタのベース
形成予定領域２８、分離領域８、ｐウェルへボロンのイ
オン注入を行う。
【００３１】次に図１０に示すように、全面に成長した
厚さ１５００〜２０００Åの多結晶シリコン層１１をエ
ッチングして、ＰＭＯＳのゲート電極１２、ＮＭＯＳの
ゲート電極１３を形成する。その後、酸化膜を１０００
Å堆積し、異方性のドライエッチングを行い、ゲート電
極１２、１３のそれぞれの側壁にサイドウォール１４を
形成する。次に、ＰＭＯＳのゲート電極１２、ソース及
びドレイン領域１６へ、ドーズ量５〜９×１０15ｃｍ-2
でボロンをイオン注入する。一方、ＮＭＯＳのゲート電
極１３、ソースおよびドレイン領域１７には、１〜２×
１０16ｃｍ-2でヒ素をイオン注入する。
厚さ１５００〜２０００Åの多結晶シリコン層１１をエ
ッチングして、ＰＭＯＳのゲート電極１２、ＮＭＯＳの
ゲート電極１３を形成する。その後、酸化膜を１０００
Å堆積し、異方性のドライエッチングを行い、ゲート電
極１２、１３のそれぞれの側壁にサイドウォール１４を
形成する。次に、ＰＭＯＳのゲート電極１２、ソース及
びドレイン領域１６へ、ドーズ量５〜９×１０15ｃｍ-2
でボロンをイオン注入する。一方、ＮＭＯＳのゲート電
極１３、ソースおよびドレイン領域１７には、１〜２×
１０16ｃｍ-2でヒ素をイオン注入する。
【００３２】次に図１１に示すように、全面に成長した
１０００〜２０００Åの酸化膜にベースコンタクト２９
を開口した後、全面に１５００〜２０００Åの厚さに多
結晶シリコン層３０を成長させる。次に多結晶シリコン
層３０の全面にボロンを５〜１０×１０15ｃｍ-2注入し
た後、全面に１５００〜２０００Åの窒化膜３１を堆積
し、パターニングを行い、ベース電極３２を形成する。
１０００〜２０００Åの酸化膜にベースコンタクト２９
を開口した後、全面に１５００〜２０００Åの厚さに多
結晶シリコン層３０を成長させる。次に多結晶シリコン
層３０の全面にボロンを５〜１０×１０15ｃｍ-2注入し
た後、全面に１５００〜２０００Åの窒化膜３１を堆積
し、パターニングを行い、ベース電極３２を形成する。
【００３３】次に図１２に示すように、ベース電極３２
の窒化膜３１および多結晶シリコン層３０をエッチング
して、エミッタコンタクト１９を開口する。その後、全
面に成長した１０００〜１５００Åの窒化膜を堆積した
後、異方性のドライエッチングを行い、エミッタコンタ
クト１９の内壁側面及びベース電極３２の側面にサイド
ウォール３３を形成する。その後、エミッタコンタクト
１９部に３〜７×１０10ｃｍ-2でボロンを注入して、ベ
ース領域６を形成する。次に、全面に成長した厚さ１５
００〜２０００Åの多結晶シリコン層２０にドーズ量１
〜２×１０16ｃｍ-2でヒ素をイオン注入した後、パター
ニングを行い、エミッタ電極２１を形成する。その後、
熱処理を行うことにより、ベース電極３２及びエミッタ
電極２０からそれぞれボロン及びヒ素が基板１へと拡散
し、グラフトベース領域１５およびエミッタ領域２２を
形成する。
の窒化膜３１および多結晶シリコン層３０をエッチング
して、エミッタコンタクト１９を開口する。その後、全
面に成長した１０００〜１５００Åの窒化膜を堆積した
後、異方性のドライエッチングを行い、エミッタコンタ
クト１９の内壁側面及びベース電極３２の側面にサイド
ウォール３３を形成する。その後、エミッタコンタクト
１９部に３〜７×１０10ｃｍ-2でボロンを注入して、ベ
ース領域６を形成する。次に、全面に成長した厚さ１５
００〜２０００Åの多結晶シリコン層２０にドーズ量１
〜２×１０16ｃｍ-2でヒ素をイオン注入した後、パター
ニングを行い、エミッタ電極２１を形成する。その後、
熱処理を行うことにより、ベース電極３２及びエミッタ
電極２０からそれぞれボロン及びヒ素が基板１へと拡散
し、グラフトベース領域１５およびエミッタ領域２２を
形成する。
【００３４】次に、上述の工程で形成した素子上に層間
絶縁膜２３を堆積し、コンタクト２４を開口する。その
後、タングステン等でプラグ２５を形成し、各金属配線
２６を形成し、図１３に示す半導体装置を得る。
絶縁膜２３を堆積し、コンタクト２４を開口する。その
後、タングステン等でプラグ２５を形成し、各金属配線
２６を形成し、図１３に示す半導体装置を得る。
【００３５】上記実施形態２において、図１４に示すよ
うに、ｎ型である埋め込みコレクタ領域２７の不純物が
補償されてドナー濃度が下がり、グラフトベース埋め込
みコレクタ間の接合容量が低減される。図１５に、埋め
込みコレクタ領域２７の形成にリンをエネルギー９００
ＫｅＶ、ドーズ量３×１０14ｃｍ-2、１００ＫｅＶ、４
×１０12ｃｍ-2および３００で埋め込みコレクタ領域５
を形成し、グラフトベース領域へのボロンを３３０Ｋｅ
ＶＫｅＶ、７×１０12ｃｍ-2で注入し、その後のボロン
注入を３００ＫｅＶで注入した例におけるコレクタ・グ
ラフトベース間接合容量のボロンドーズ量依存性を示
す。
うに、ｎ型である埋め込みコレクタ領域２７の不純物が
補償されてドナー濃度が下がり、グラフトベース埋め込
みコレクタ間の接合容量が低減される。図１５に、埋め
込みコレクタ領域２７の形成にリンをエネルギー９００
ＫｅＶ、ドーズ量３×１０14ｃｍ-2、１００ＫｅＶ、４
×１０12ｃｍ-2および３００で埋め込みコレクタ領域５
を形成し、グラフトベース領域へのボロンを３３０Ｋｅ
ＶＫｅＶ、７×１０12ｃｍ-2で注入し、その後のボロン
注入を３００ＫｅＶで注入した例におけるコレクタ・グ
ラフトベース間接合容量のボロンドーズ量依存性を示
す。
【００３６】上記実施形態２を用いれば、実施形態１と
同様に寄生容量を低減できるだけでなく、埋め込みコレ
クタ領域２７とｎウェル領域７を同一リソグラフィーお
よびイオン注入工程で形成することができるため、実施
形態１に比べて製造工程数を削減できる。
同様に寄生容量を低減できるだけでなく、埋め込みコレ
クタ領域２７とｎウェル領域７を同一リソグラフィーお
よびイオン注入工程で形成することができるため、実施
形態１に比べて製造工程数を削減できる。
【００３７】なお、上述した実施形態において、導入す
る不純物の導電型を入れ替えても、従来の製造方法で生
じていた問題を解決できることは言うまでもない。
る不純物の導電型を入れ替えても、従来の製造方法で生
じていた問題を解決できることは言うまでもない。
【００３８】
【発明の効果】以上のように本発明によれば、バイポー
ラトランジスタのグラフトベース下部の不純物濃度を低
下させることにより、ベース・コレクタ間容量を削減で
き、回路の高速動作および低消費電力化を達成すること
ができる。
ラトランジスタのグラフトベース下部の不純物濃度を低
下させることにより、ベース・コレクタ間容量を削減で
き、回路の高速動作および低消費電力化を達成すること
ができる。
【図１】本発明の実施形態１を工程順に示す断面図であ
る。
る。
【図２】本発明の実施形態１を工程順に示す断面図であ
る。
る。
【図３】本発明の実施形態１を工程順に示す断面図であ
る。
る。
【図４】本発明の実施形態１を工程順に示す断面図であ
る。
る。
【図５】本発明の実施形態１を工程順に示す断面図であ
る。
る。
【図６】図５のＡ−Ａ’線に沿って断面した箇所におけ
るキャリア濃度分布を示す図である。
るキャリア濃度分布を示す図である。
【図７】コレクタ−ベース間容量のボロン注入量依存性
を示す図である。
を示す図である。
【図８】本発明の実施形態２を工程順に示す断面図であ
る。
る。
【図９】本発明の実施形態２を工程順に示す断面図であ
る。
る。
【図１０】本発明の実施形態２を工程順に示す断面図で
ある。
ある。
【図１１】本発明の実施形態２を工程順に示す断面図で
ある。
ある。
【図１２】本発明の実施形態２を工程順に示す断面図で
ある。
ある。
【図１３】本発明の実施形態２を工程順に示す断面図で
ある。
ある。
【図１４】図６のＢ−Ｂ’線に沿って断面した箇所にお
けるキャリア濃度分布を示す図である。
けるキャリア濃度分布を示す図である。
【図１５】コレクタ−ベース間容量のボロン注入量依存
性を示す図である。
性を示す図である。
【図１６】第１の従来例を工程順に示す断面図である。
【図１７】第１の従来例を工程順に示す断面図である。
【図１８】第１の従来例を工程順に示す断面図である。
【図１９】第１の従来例を工程順に示す断面図である。
【図２０】第２の従来例を工程順に示す断面図である。
【図２１】第２の従来例を工程順に示す断面図である。
【図２２】第２の従来例を工程順に示す断面図である。
【図２３】第２の従来例を工程順に示す断面図である。
【図２４】図２３のＣ−Ｃ’線でのキャリア濃度分布を
示す図である。
示す図である。
１ ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ｎ型コレクタ引き出し領域 ５ 埋め込みコレクタ領域 ６ ベース領域 ７ ｎウェル ８ 分離領域 ９ ｐウェル １０ ｎ型不純物領域 １１ 多結晶シリコン １２ ＰＭＯＳのゲート電極 １３ ＮＭＯＳのゲート電極 １４ サイドウォール １５ グラフトベース領域 １６ ＰＭＯＳのソース、ドレイン領域 １７ ＮＭＯＳのソース、ドレイン領域 １８ 酸化膜 １９ エミッタコンタクト ２０ 多結晶シリコン層 ２１ エミッタ電極 ２２ エミッタ領域 ２３ 層間絶縁膜 ２４ コンタクト ２５ タングステンプラグ ２６ 金属配線 ２７ 埋め込みコレクタ領域 ２８ ベース領域予定領域 ２９ ベースコンタクト ３０ 多結晶シリコン層 ３１ 窒化膜 ３２ ベース電極 ３３ サイドウォール ３４ ｎ型埋め込み層 ３５ ｐ型埋め込み層 ３６ ｎ型エピタキシャル層
Claims (5)
- 【請求項１】 コレクタ領域形成工程と、不純物導入工
程とを有する半導体装置の製造方法であって、 コレクタ領域形成工程は、第１導電型の半導体基板に第
２導電型の不純物を導入し、バイポーラトランジスタの
埋め込みコレクタ領域を形成する処理であり、 不純物導入工程は、少なくとも前記埋め込みコレクタ領
域の一部に第２導電型不純物量より少ない量の第１導電
型不純物を導入する処理であることを特徴とする半導体
装置の製造方法。 - 【請求項２】 コレクタ領域形成工程と、不純物導入工
程とを有し、バイポーラと相補型ＭＯＳトランジスタと
を同一基板上に形成する半導体装置の製造方法であっ
て、 コレクタ領域形成工程は、第１導電型の半導体基板に第
２導電型の不純物を導入し、バイポーラトランジスタの
埋め込みコレクタ領域を形成する処理であり、 不純物導入工程は、少なくとも前記埋め込みコレクタ領
域の一部に第２導電型不純物量より少ない量の第１導電
型の不純物を導入する処理であることを特徴とする半導
体装置の製造方法。 - 【請求項３】 前記不純物導入工程は、相補型ＭＯＳト
ランジスタの第１導電型ウェルと同一工程で不純物を導
入するものであることを特徴とする請求項２に記載の半
導体装置の製造方法。 - 【請求項４】 前記不純物導入工程では、相補型ＭＯＳ
トランジスタの閾値電圧の基板電圧依存性を考慮してド
ース量を設定することを特徴とする請求項２に記載の半
導体装置の製造方法。 - 【請求項５】 第２導電型不純物に代えて、導電型の異
なる第１導電型の不純物を導入することを特徴とする請
求項２に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9097550A JPH10289961A (ja) | 1997-04-15 | 1997-04-15 | 半導体装置の製造方法 |
| US09/059,830 US5950080A (en) | 1997-04-15 | 1998-04-14 | Semiconductor device and method of manufacturing the same |
| CN98115113.2A CN1202729A (zh) | 1997-04-15 | 1998-04-15 | 半导体器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9097550A JPH10289961A (ja) | 1997-04-15 | 1997-04-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289961A true JPH10289961A (ja) | 1998-10-27 |
Family
ID=14195361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9097550A Pending JPH10289961A (ja) | 1997-04-15 | 1997-04-15 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5950080A (ja) |
| JP (1) | JPH10289961A (ja) |
| CN (1) | CN1202729A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3186043B2 (ja) * | 1998-08-07 | 2001-07-11 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE10160509A1 (de) * | 2001-11-30 | 2003-06-12 | Ihp Gmbh | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| CN118800655A (zh) * | 2023-04-14 | 2024-10-18 | 无锡华润上华科技有限公司 | 绝缘栅双极型晶体管及其制造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4151009A (en) * | 1978-01-13 | 1979-04-24 | Bell Telephone Laboratories, Incorporated | Fabrication of high speed transistors by compensation implant near collector-base junction |
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
| EP0219641B1 (de) * | 1985-09-13 | 1991-01-09 | Siemens Aktiengesellschaft | Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung |
| JPH0362568A (ja) * | 1989-07-31 | 1991-03-18 | Hitachi Ltd | 半導体装置の製造方法 |
| US5071778A (en) * | 1990-06-26 | 1991-12-10 | National Semiconductor Corporation | Self-aligned collector implant for bipolar transistors |
| US5001073A (en) * | 1990-07-16 | 1991-03-19 | Sprague Electric Company | Method for making bipolar/CMOS IC with isolated vertical PNP |
| US5187109A (en) * | 1991-07-19 | 1993-02-16 | International Business Machines Corporation | Lateral bipolar transistor and method of making the same |
| US5470766A (en) * | 1994-06-06 | 1995-11-28 | Integrated Devices Technology, Inc. | Efficient method for fabricating optimal BiCMOS N-wells for bipolar and field effect transistors |
| US5581115A (en) * | 1994-10-07 | 1996-12-03 | National Semiconductor Corporation | Bipolar transistors using isolated selective doping to improve performance characteristics |
| US5780329A (en) * | 1997-04-03 | 1998-07-14 | Symbios, Inc. | Process for fabricating a moderate-depth diffused emitter bipolar transistor in a BICMOS device without using an additional mask |
-
1997
- 1997-04-15 JP JP9097550A patent/JPH10289961A/ja active Pending
-
1998
- 1998-04-14 US US09/059,830 patent/US5950080A/en not_active Expired - Fee Related
- 1998-04-15 CN CN98115113.2A patent/CN1202729A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5950080A (en) | 1999-09-07 |
| CN1202729A (zh) | 1998-12-23 |
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