JPS62122169A - 半導体装置の製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はセルファライン（自己整合技術）によるグラフ
ト（外側）ペースを有する半導体装置に関し、主として
クラフトベース・トランジスタ製造技術に関する。

〔背景技術〕

高速バイポーラトランジスタの性能は遮断周波数（ｆＴ
）とペース抵抗（ｒｂｂ’）であられされる。高いｆＴ
を得るＫは接合を浅く形成すること、及びトランジスタ
を微細化して寄生容量を低減することが効果的であるが
、それに伴ってｒｂｂ’は増大する傾向にあり、標準ト
ランジスタをたんに小さくしただけでは十分な性能が得
られない。そこで多結晶（ポリ）シリコンを用し・てベ
ースとエミッタをセルファライン的に形成し、ベース幅
のせまい低濃度の真性ベースと深くて高濃度のクラフト
ペースを有するグラフトベース形トランジスタが提案さ
れており、そのための種々な製造プロセスが報告されて
いる。（株）サイエンスフォーラム社昭和５８年１１月
１８日発行「超ＬＳＩデバイスハンドブックＪＰ６８−
７ま たとえば選択酸化法として従来から知られているグラフ
トベース形成法によれば、（ｌｌｎ　−１１１８ｉ基板
の表面に真性ペースのための浅い低濃度ｐ−型層を形成
した後、（２）シリコン・ナイトライド（Ｓ　ｉｓ　Ｎ
４　）　Ｍ　ヲマスクにしてＢ（ボロン）を拡散するこ
と釦よりクラフトペースとなる深い高濃度ｐ＋型層を形
成し、（３）次いで酸化することＫより、Ｓｉ、Ｎ、膜
の形成されないＳｉ基体表面部分を厚い酸化膜となし、
（４１ＳｉＮ、膜をとりのぞき、上記の厚い酸化膜をマ
スクにエミッタ拡散してｎ　型層を形成し、（５）この
あと全面にポリＳｉをデポジットし、ホトレジストを用
いてパターニングし、ポリＳｉエミッタ電極を得るもの
である。この方法によれば、ポリＳｉ電極はセルファラ
インによらないため、パターニングで大きな面積がとら
れ、Ｓｉ表面でクラフトペースｐ　型層とエミッタＢ＋
型層とが接近し、エミッタ・ベース耐圧が小さくなる問
題がある。

従来から知られている他のグラフトベース形成法である
ポリＳｉスタック利用法によれば、（１１Ｓｉ基板表面
に真性ペースｐ−型層を形成後、酸化膜の窓孔を通して
エミッタ拡散することにより、浅いｎ　型層を形成し、
（２）ｎ　　型層にオーミック接続するポリＳｉエミッ
タ電極を形成する、（３）ポリＳｉ電極をマスクにＢ（
ボロン）をＳｉ内Ｋｉ人することによりグラフトベース
ｐ　　ＮＮを形成する。

この方法においても、ポリＳｉ［極はセルファラインに
よらないことにより、クラフトペース・エミッタ間の耐
圧を小さくシナいためにマスク合わせ余裕が必要で、こ
のことＫよりエミッタ電極が真性ベースロー型層にオー
バラップすることによって寄生容量が増大する問題があ
る。

上記の方法をさらに改良した方法としてナイトライドを
利用し、選択酸化とポリＳｉとを併用した方法がある。

以下第１０図乃至第１６図を参照しそのプロセスを述べ
る。

（１）ｎ−型Ｓｉ基板１の表面に真性ベースとなるｐ−
型／ｉ１２を形成し、その表面上にうすいＳ　ｔ　Ｏｔ
膜３第１のＳｉ、Ｎ４膜４を形成し、エミッタとなるべ
き部分なのこして他を除去する。次いで全面にポＩＪ　
Ｓ　ｉ膜５を形成し、表面に第２のＳｉ、Ｎ、膜６を形
成し、第１のＳｉ３Ｎ、膜忙よる段差を利用するか、又
はホトレジストを使用して上記第１の５ｉ３Ｎ４膜４を
覆ったポリＳｉ膜５上のＳｉ、Ｎ４を選択的に除去する
（第１０図）、 （２）第２のｓｉ、Ｎｌ２をマスクにポリＳｉ膜を選択
的に酸化し酸化膜７を形成する（第１１図）。

（３）第２のＳｉ３Ｎ４膜６を除去し、高濃度のＢ＋（
ボロン）をイオン打込み、拡散して基体表面にグラフト
ベース形成法層８を形成する（第１２図）。

（４）酸化膜７を除去する（第１３図）。

（５）　　ボＩＪＳｉ膜５及び露出するＳｉ基板（ｐ−
型Ｉψ）表面を酸化してＳ　ｔ　０２膜９を形成する（
第１４図）。

（６）第１のＳｉ３Ｎ、膜４及びその下の薄いＳ　ｉ０
２膜３を除去する（第１５図）。

（力　全面に第２のポリＳｉ膜１０を形成し、その上か
らＡＳをイオン打込みし、前記Ｓｉｎ、膜をマスクとし
て基板表面にエミッタとなるｎ　型層１１を形成する。

上記方法忙よれば、エミッタ領域１１とグラフトベース
ｐ　型層８との間隔ｄは１μｍ程度にせばまり、Ｒｂｂ
　　を小さくしうるが、ホトレジスト工程が少な（とも
２回あって、工程数が多いことは好ましくない。

〔発明の目的〕

本発明は上記した問題を克服するためになされたもので
ある。したがって本発明の目的はエミッタとグラフトベ
ースとをセルファラインにより形成し、高性能の半導体
装置を得ることにある。

〔発明の概要〕

本発明において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、Ｓｉ半導体基体の表面に第１のポリＳｉ膜を
形成し、エミッタ及びコレクタとＴｘルべき領域上の第
１のボＩＪ　Ｓ　ｉ膜を選択的に酸化して酸化物を形成
した状態でベース拡散のための高濃度不純物を第１のボ
ＩＪ　Ｓ　ｉ膜中に導入し、次いで上記酸化物を取り除
いてＳｉ基体の一部を露出し、このうちエミッタとなる
べき部分のＳｉ基体の表面に真性ベース拡散のための低
濃度不純物を導入し、その後アニールによる第１のポリ
Ｓｉ膜からの不純物拡散によって上記Ｓｉ基板表面にグ
ラフトベースを形成すると同時に低濃度不純物の拡散に
よって真性ベースを形成する。このあと、全面に第２の
ポリＳｉ膜を形成し、この第２のポリＳｉ膜を介してエ
ミッタ及びコレクタ拡散のための高濃度不純物をＳｉ基
体表面に導入してエミッタ及びベースを形成するもので
あって、これにより、エミッタ・ベースをセルファライ
ン的に形成し、クラフトベース領域を減少させてベース
抵抗、コレクタ・ベース容量を低減させ高性能の半導体
装置を提供できる。

〔実施例〕

第１図乃至第８図は本発明の一実施例を示すものであっ
て、グラフトベースを有するトランジスタの製造プロセ
スの工程断面図である。以下各工程にそって詳述する。

（１１半導体基体、たとえばｐ−型Ｓｔ基板（サブスト
レート）１２上に一部でｎ＋型埋込層１３を埋めこんで
ｎ−型５ｉＪｆｉ１４をエピタキシャル成長させたもの
を用意する。このｎ−型Ｓｉ層１４表面に形成した５ｉ
ｌＮ、（シ：ノコン・アイドライド）等をマスク１５疋
使用１−てｎ−型Ｓｉ層の表面を選択的に酸化すること
ンこより分離（アイソレーション）用の厚い酸化膜１６
を形成し、分離された一つの島領域のＳｉ層（１４）に
高濃度Ｐ　（ＩＪン）等をイオン打込みにより導入拡散
してコレクタ取出しｎ＋型ｍ（ＣＮ層）１７をｎ＋型埋
込層１３に接続するように形成する（第１図）。

＋２１　　ｆｉ［よりＳｉをデポジットして全面にポリ
Ｓｉ膜１８を形成し、この上に形成したＳ！ｓＮ４膜１
９をマスクにしてエミッタ・コレクタ領域上のポリＳｉ
膜１８を選択酸化して酸化膜２０をつくる（第２図）。

次いで高濃ＭＢ”（ボロン〕を全面にイオン打込みする
ことにより、ポリＳｉ膜１ｇ中にＢ　がトープされる。

この際に、Ｓｉ基体（１４１表面に結晶欠陥の生じるの
を防止するためにイオン打込みエネルギを制御し、Ｒｐ
がポリＳｉ、［１８中にとどまるようにする。

（３）次いでＳｉ３Ｎ、膜１９を除去し、選択酸化され
た部分（８１０２）　２０をエッチしてＳｉ基体のエミ
ッタ領域α机　コレクタ領域ａηを露出する（第３図）
。

（４）ポリＳｉ膜Ｉ８表面を熱酸化することによりうす
い５１０２膜２１を形成するか、あるいはＣＶＤ法（気
７Ｆ目化学堆積法）による高温低圧堆積処理５ｉｎ２膜
（２１）　（以下ＨＬ　Ｄ膜と称する）を形成し、さら
にベース領域上のみをあけたホトレジスト膜のマスク２
２を形成した状態で低濃度のＢを真性ベースとなるべき
領域（エミッタ領域の直下の領域）１４にイオン打込み
する（第４図）。

（５）　　この後、アニールを行い、ポリＳｉ中のＢ＋
を基板表面に拡散してグラフトベースｐ”型１？１２３
を形成すると同時に、表面の一部に打込まれたＢを拡散
して真性ベース領域上２４を形成する。

この場合、第５図に示すように真性ベース領域上２４は
浅く形成され、これを挾むようにしてグラフトベースｐ
＋型層２３は深（形成される。

（６）エミッタ領域（真性ベース領域）２４及びコレク
タ領域（ＣＮ）上の酸化膜をエッチ除去し、全面に第２
のボＩＪ　Ｓ　ｉ　Ｍ　２５を形成する。この第２のポ
リＳｉ膜２５に対し高濃度のＡＳ（ヒ素）をイオン打込
みする（第６図）。

（７）アニールを行い第２のポリＳｉ膜２５中のＡｓを
Ｓｉ基体に拡散することにより、エミｌりｎ”Ｗ７１２
６及びコレクタ・コンタクトｒ１＋型層２７を形成する
。この後（アニール前でも可）ホトエツチングによりポ
リＳｉの不袂部を除去し、エミッタポリＳｉ電極２５ａ
及びコレクタポリＳｉ電極２５ｂとして残す（第７図）
。

（８）全面にＣＶＤ法によるＳｉＱ、膜２８を形成し、
スルーホールエッチして各電極のボＩＪＳｉ膜の一部を
露出させる。なお、グラフトベースｐ　型層２３に接触
する第１のポリＳｉ膜１８では、表面の酸化膜２１の一
部をスルーホールエッチ前、または後忙除去する。この
後、Ａ［を蒸着又はスパッタし、ホトレジストによる配
線パターニングエッチし、スルーホールを通じて各ポリ
Ｓｉ電極に接続するＡＪｔ極（配線）２９を形成する（
第８図）。

このようにしてグラフトベースを有し、ポリＳｉ電極を
そなえた半導体装置を完成する。第９図は第８図に対応
する電極配置を示す平面図である。

〔発明の効果〕

上記実施例で述べた本発明によれば下記のよう忙効来が
得られる。

（１）最初のポリＳｉ膜の選択酸化でマスク工程を行っ
た以後は高い精度のマスク工程は不要であり、エミッタ
Φペースがセルファライン的に形成される。

（２）　　上記（ＩＩＫよりグラフトベース領域が減少
し、ベース抵抗ｒｂｂ’を極度に小さくすることができ
、しかもコレクタ・ベース間容量を小さくすることがで
きる。

（３）工程数がそれほど増えることなく、高速、高遮断
数波周のトランジスタを提供することができる。

（４）工程（４）において、ポリＳｉ膜１８を酸化する
ことによりＳｉＱ、膜２１を形成する場合、第１７図に
示すようにポリＳｉ膜にＢがドープされていることによ
りその表面の酸化膜厚ｔ１はＳｉ基板１４表面の酸化膜
厚ｔ２よりも大きくなり、その後のＳｉ基板表面上の酸
化膜をたんに酸洗いすることにより選択的にエッチする
のに有利となる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で程々変更可
能であることはいうまでもな〜・。

たとえば、実施例１のプロセスにおいて、工程（４１を
廃止し第１８図に示すように真性ペースｐ−型層を形成
することなく次の工程（５）を行えば、グラフトベース
となる両側のｐ＋型鳩２５をエミッタ・コレクタとする
横形ｐｎｐトランジスタをセルファライン的に形成する
ことができる。あるいは実施例１のプロセスで工程（７
）を廃止し、第１９図に示すように両側のｐ＋型層２５
を電極とするｐ−型１ｉｆ２４よりなる抵抗として利用
することが↑きる。

〔利用分野〕

本発明はバイポーラＩＣ一般に応用でき、特に高速パイ
ボーラメそり、ロジック回路高ｆＴ半導体装置に適用し
た場合量も有効である。

【図面の簡単な説明】

第１図乃至第８図は本発明の一実施例を示すグラフトベ
ーストランジスタの製造プロセスの工程断面図である。 第９図は第８図に対応する平面図である。 第１０図乃至第１６図は従来のグラフトベーストランジ
スタの製造プロセスの工程断面図である。 第１７図乃至第１９図は本発明の他の各実施例を示す断
面図である。 １２・・・ｐ−型Ｓｉ基板、１３・・・ｎ　型埋込層、
１４・・・エピタキシャルｎ−型ＳｉＭ、１５・・・Ｓ
ｉ、Ｎ、膜、１６・・・アイソレーション酸化膜、１７
・・・コレクタ取出しｎ型１．１８・・・ポリＳ１膜、
１９・・・Ｓｉ３Ｎ、膜、２０・・・酸化膜、２１・・
・うすい酸化膜、２２・・・マスク、２３・・・グラフ
トベースｐ＋型島、２４・・・真性ベースｐ−型漕、２
５・・・ポリＳｉ膜、２６・・・エミッタｎ　型層、２
７・・・コレクタ・コンタクトｎｆｉ庵、２８・・・Ｃ
ＶＤ・Ｓ　ｉ０２膜、２９・・・ＡＩ電極。 ＼〜−一ン 第　　　１　　図 ／、ｊ 第　　２　　図 第　　３　　図 第　　４　　図 第　　５　　図 第　　７　　図 第　　８　　図 第　　１４　図 第１５図 第１６図 第１７図 ／４　　　　　　　　　　　　　　　　　／Ｊ手続補正
書は訃１）、。２６ 昭和桐年肴月ト５日

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の一主表面に第１の多結晶半導体膜を形
   成し、この第１の多結晶半導体膜にその一部を選択的酸
   化物となした状態で高濃度不純物を導入し、次いで上記
   選択的酸化物を取除いた部分の一部を通して上記不純物
   と同じ導電型で低濃度の不純物を半導体基体表面に導入
   した後、アニール処理により上記不純物を上記基体内に
   拡散して真性ベース及びこれを挾んでグラフトベースを
   形成し、その後上記選択的酸化物を取除いた部分を埋め
   るように第２の多結晶半導体膜を形成し、この第２の多
   結晶半導体膜に導入した不純物を上記基体内に拡散する
   ことによってエミッタ乃至コレクタを形成することを特
   徴とする半導体装置の製造法。 ２、上記選択的酸化物を取除いた後の多結晶半導体膜表
   面には酸化膜を形成しておく特許請求の範囲第１項に記
   載の半導体装置の製造法。