JPH08105942A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH08105942A JPH08105942A JP6241305A JP24130594A JPH08105942A JP H08105942 A JPH08105942 A JP H08105942A JP 6241305 A JP6241305 A JP 6241305A JP 24130594 A JP24130594 A JP 24130594A JP H08105942 A JPH08105942 A JP H08105942A
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- JP
- Japan
- Prior art keywords
- data
- register
- input
- bit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】本発明は、例えばテスト時に外部から入力され
たデータが設定される複数のレジスタを内部に備えた半
導体集積回路に関し、通常の動作に影響を及ぼすことな
く、少ないピン数で、複数のレジスタにデータを設定す
ることのできる方式を備える。 【構成】データピンからは、先ずデータを設定すべきレ
ジスタを特定するためのアドレスデータが１ビットずつ
シリアルに入力され、有効データ判別ブロックでは、こ
のアドレスデータに基づいてデータを設定すべきレジス
タのアドレスが定められる。データピンからは、そのア
ドレスデータに引き続いてレジスタに設定すべきデータ
が１ビットずつシリアルに入力され、その入力されたデ
ータは、有効データ判別ブロックで定められたレジスタ
に設定される。
たデータが設定される複数のレジスタを内部に備えた半
導体集積回路に関し、通常の動作に影響を及ぼすことな
く、少ないピン数で、複数のレジスタにデータを設定す
ることのできる方式を備える。 【構成】データピンからは、先ずデータを設定すべきレ
ジスタを特定するためのアドレスデータが１ビットずつ
シリアルに入力され、有効データ判別ブロックでは、こ
のアドレスデータに基づいてデータを設定すべきレジス
タのアドレスが定められる。データピンからは、そのア
ドレスデータに引き続いてレジスタに設定すべきデータ
が１ビットずつシリアルに入力され、その入力されたデ
ータは、有効データ判別ブロックで定められたレジスタ
に設定される。
Description
【０００１】
【産業上の利用分野】本発明は、例えばテスト時に外部
から入力されたデータが設定される複数のレジスタを内
部に備えた半導体集積回路に関する。
から入力されたデータが設定される複数のレジスタを内
部に備えた半導体集積回路に関する。
【０００２】
【従来の技術】従来より、製造された半導体集積回路の
良否テストを行うにあたり、その半導体集積回路のテス
トのために用意されたレジスタに外部から種々のデータ
を設定し、その設定されたデータを用いてその半導体集
積回路のテストを行う手法が広く採用されている。
良否テストを行うにあたり、その半導体集積回路のテス
トのために用意されたレジスタに外部から種々のデータ
を設定し、その設定されたデータを用いてその半導体集
積回路のテストを行う手法が広く採用されている。
【０００３】図３は、半導体集積回路が形成されチップ
上のレジスタにデータを設定する際の従来のデータ設定
のやり方の一例を示した図である。チップ１０にテスト
用のレジスタ２０が形成されており、そのレジスタ２０
を構成する各ビット毎の領域と各データピン３０とが接
続されている。これらのデータピン３０からは、レジス
タ２０に設定すべきデータがそのデータを構成する全ビ
ットに亘って並列に入力され、レジスタ２０の各ビット
毎の領域に一回に入力される。
上のレジスタにデータを設定する際の従来のデータ設定
のやり方の一例を示した図である。チップ１０にテスト
用のレジスタ２０が形成されており、そのレジスタ２０
を構成する各ビット毎の領域と各データピン３０とが接
続されている。これらのデータピン３０からは、レジス
タ２０に設定すべきデータがそのデータを構成する全ビ
ットに亘って並列に入力され、レジスタ２０の各ビット
毎の領域に一回に入力される。
【０００４】この手段を用いるとレジスタ２０に極めて
高速にデータを設定することができるが、データピン３
０が多数本必要となるという欠点がある。図４、従来の
レジスタのデータ設定のやり方の他の例を示した図であ
る。ここには、データピンと制御ピンとが用意され、制
御ピンからの制御信号に従って、データピンからシリア
ルに入力されたデータがレジスタ２０に設定される。こ
の場合、図３に示すやり方と比べるとピン数は少なくて
済むが、チップ１０に搭載されたレジスタ２０の数が多
い場合、やはり制御ピンやデータピンの数を増やす必要
がある。
高速にデータを設定することができるが、データピン３
０が多数本必要となるという欠点がある。図４、従来の
レジスタのデータ設定のやり方の他の例を示した図であ
る。ここには、データピンと制御ピンとが用意され、制
御ピンからの制御信号に従って、データピンからシリア
ルに入力されたデータがレジスタ２０に設定される。こ
の場合、図３に示すやり方と比べるとピン数は少なくて
済むが、チップ１０に搭載されたレジスタ２０の数が多
い場合、やはり制御ピンやデータピンの数を増やす必要
がある。
【０００５】テストのためのピンを増やすことなく多数
のレジスタにデータを設定することのできるやり方とし
て、通常の動作時に使用されるピンをテスト用にも兼用
することが行われている。しかしこの方法は、通常動作
時の信号経路上に、通常の動作時の信号伝達経路とテス
ト動作時の信号伝達経路とを切り換える、例えばマルチ
プレクサ等の回路素子を配置する必要があり、通常の動
作においても信号伝達速度の低下等の悪影響を及ぼすた
め好ましくない。
のレジスタにデータを設定することのできるやり方とし
て、通常の動作時に使用されるピンをテスト用にも兼用
することが行われている。しかしこの方法は、通常動作
時の信号経路上に、通常の動作時の信号伝達経路とテス
ト動作時の信号伝達経路とを切り換える、例えばマルチ
プレクサ等の回路素子を配置する必要があり、通常の動
作においても信号伝達速度の低下等の悪影響を及ぼすた
め好ましくない。
【０００６】
【発明が解決しようとする課題】本発明は、上記事情に
鑑み、通常の動作に影響を及ぼすことなく、少ないピン
数で、複数のレジスタにデータを設定することのできる
方式を備えた半導体集積回路を提供することを目的とす
る。
鑑み、通常の動作に影響を及ぼすことなく、少ないピン
数で、複数のレジスタにデータを設定することのできる
方式を備えた半導体集積回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、シリアルデータが入力されるデ
ータピンと、該データピンから入力されたデータの一部
である第１のデータが設定される複数のレジスタと、該
データピンから入力されたデータの他の一部である第２
のデータに基づいて、複数のレジスタの中から上記第１
のデータを設定すべきレジスタを判別する判別回路とを
備えたことを特徴とするものである。
明の半導体集積回路は、シリアルデータが入力されるデ
ータピンと、該データピンから入力されたデータの一部
である第１のデータが設定される複数のレジスタと、該
データピンから入力されたデータの他の一部である第２
のデータに基づいて、複数のレジスタの中から上記第１
のデータを設定すべきレジスタを判別する判別回路とを
備えたことを特徴とするものである。
【０００８】
【作用】本発明の半導体集積回路は、シリアルに入力さ
れた第２のデータに基づいて複数のレジスタの中からデ
ータを設定すべきレジスタを判別し、その第２のデータ
とともにシリアルに入力された第１のデータをそのレジ
スタに設定するようにしたため、データを設定すべきレ
ジスタの数が多くても、それら多数のレジスタに、例え
ば１本のデータピン等極めて少ないピン数でデータを設
定することができる。また、通常の動作に使用するピン
を兼用する必要もなく、したがって通常の動作への悪影
響もない。
れた第２のデータに基づいて複数のレジスタの中からデ
ータを設定すべきレジスタを判別し、その第２のデータ
とともにシリアルに入力された第１のデータをそのレジ
スタに設定するようにしたため、データを設定すべきレ
ジスタの数が多くても、それら多数のレジスタに、例え
ば１本のデータピン等極めて少ないピン数でデータを設
定することができる。また、通常の動作に使用するピン
を兼用する必要もなく、したがって通常の動作への悪影
響もない。
【０００９】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の半導体集積回路の一実施例の、特徴部分
を示す回路ブロック図である。データピンからは、先ず
データを設定すべきレジスタを特定するためのアドレス
データが１ビットずつシリアルに入力され、有効データ
判別ブロックでは、このアドレスデータに基づいてデー
タを設定すべきレジスタのアドレスが定められる。デー
タピンからは、そのアドレスデータに引き続いてレジス
タに設定すべきデータが１ビットずつシリアルに入力さ
れ、その入力されたデータは、有効データ判別ブロック
で定められたレジスタに設定される。
１は、本発明の半導体集積回路の一実施例の、特徴部分
を示す回路ブロック図である。データピンからは、先ず
データを設定すべきレジスタを特定するためのアドレス
データが１ビットずつシリアルに入力され、有効データ
判別ブロックでは、このアドレスデータに基づいてデー
タを設定すべきレジスタのアドレスが定められる。デー
タピンからは、そのアドレスデータに引き続いてレジス
タに設定すべきデータが１ビットずつシリアルに入力さ
れ、その入力されたデータは、有効データ判別ブロック
で定められたレジスタに設定される。
【００１０】図２は、図１に示す実施例を、より具体的
に表わした模式図である。ここでは、簡単のため、それ
ぞれ４ビットの２つのレジスタａ，ｂが備えられている
ものとし、各レジスタａ，ｂにはアドレスとして、それ
ぞれ、‘１１１０００’，‘１１１００１’が付されて
いる。データピンからデータが入力されると、有効デー
タ制御ブロックでは、１ビットずつ順次入力されてきた
データの連続する６ビットのデータを観察し、その６ビ
ットのデータが‘１１１０００’又は‘１１１００１’
のパターンを構成するか否かが判別される。‘１１１０
００’のパターンが入力されてきたことが認識される
と、それに引き続く４ビットのデータがレジスタａに格
納される。また‘１１１００１’のパターンが入力され
てきたことが認識されると、それに引き続く４ビットの
データレジスタｂに格納される。
に表わした模式図である。ここでは、簡単のため、それ
ぞれ４ビットの２つのレジスタａ，ｂが備えられている
ものとし、各レジスタａ，ｂにはアドレスとして、それ
ぞれ、‘１１１０００’，‘１１１００１’が付されて
いる。データピンからデータが入力されると、有効デー
タ制御ブロックでは、１ビットずつ順次入力されてきた
データの連続する６ビットのデータを観察し、その６ビ
ットのデータが‘１１１０００’又は‘１１１００１’
のパターンを構成するか否かが判別される。‘１１１０
００’のパターンが入力されてきたことが認識される
と、それに引き続く４ビットのデータがレジスタａに格
納される。また‘１１１００１’のパターンが入力され
てきたことが認識されると、それに引き続く４ビットの
データレジスタｂに格納される。
【００１１】このように、１本のデータピンから１ビッ
トずつシリアルに入力されたデータをチップ内部で判別
し、各アドレスに割り当てられたアドレスに対応するビ
ットパターンが入力されるとデータを格納すべきレジス
タが判別され、それに引き続く所定のビット長のデータ
をその判別されたレジスタに格納するように構成したた
め、１本のデータピンを備えるだけで複数のレジスタに
データを設定することができる。
トずつシリアルに入力されたデータをチップ内部で判別
し、各アドレスに割り当てられたアドレスに対応するビ
ットパターンが入力されるとデータを格納すべきレジス
タが判別され、それに引き続く所定のビット長のデータ
をその判別されたレジスタに格納するように構成したた
め、１本のデータピンを備えるだけで複数のレジスタに
データを設定することができる。
【００１２】尚、本実施例において、データピンから入
力されるシリアルデータには判別データ（アドレスデー
タ）と設定データが連続的に入力されるという条件以外
は特に制限はなく、順次判定の対象データとなる。つま
り、ランダムなシリアルデータの並びの中に判別データ
（アドレスデータ）に一致するデータがあった場合のみ
その前後いずれかの設定データをアドレスに設定するこ
とができる。具体例を挙げると、例えば下記の入力デー
タ ０１０００１１０１１１００１０１１１０００‘１０１
１’０１１１０１１０００００１ があった場合下線部分のデータが入力されて始めて
‘…’のデータがレジスタａに設定される。その前後の
データは無視されるためシリアルデータの最初と最後を
特定のデータに揃えて入力する必要はない。また、判別
データ（アドレスデータ）と、レジスタに設定すべきデ
ータの先後はいずれが先であってもよいことはいうまで
もない。
力されるシリアルデータには判別データ（アドレスデー
タ）と設定データが連続的に入力されるという条件以外
は特に制限はなく、順次判定の対象データとなる。つま
り、ランダムなシリアルデータの並びの中に判別データ
（アドレスデータ）に一致するデータがあった場合のみ
その前後いずれかの設定データをアドレスに設定するこ
とができる。具体例を挙げると、例えば下記の入力デー
タ ０１０００１１０１１１００１０１１１０００‘１０１
１’０１１１０１１０００００１ があった場合下線部分のデータが入力されて始めて
‘…’のデータがレジスタａに設定される。その前後の
データは無視されるためシリアルデータの最初と最後を
特定のデータに揃えて入力する必要はない。また、判別
データ（アドレスデータ）と、レジスタに設定すべきデ
ータの先後はいずれが先であってもよいことはいうまで
もない。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
少ないピン数で、しかもテストが終了した後の実際の回
路動作への悪影響を与えることなく、多数のレジスタに
データを設定することができる。
少ないピン数で、しかもテストが終了した後の実際の回
路動作への悪影響を与えることなく、多数のレジスタに
データを設定することができる。
【図１】本発明の半導体集積回路の一実施例の、特徴部
分を示す回路ブロック図である。
分を示す回路ブロック図である。
【図２】図１に示す実施例を、より具体的に表わした模
式図である。
式図である。
【図３】半導体集積回路が形成されチップ上のレジスタ
にデータを設定する際の従来のデータ設定のやり方の一
例を示した図である。
にデータを設定する際の従来のデータ設定のやり方の一
例を示した図である。
【図４】従来のレジスタのデータ設定のやり方の他の例
を示した図である。
を示した図である。
１０ チップ ２０ レジスタ ３０ データピン
Claims (1)
- 【請求項１】 シリアルデータが入力されるデータピン
と、該データピンから入力されたデータの一部である第
１のデータが設定される複数のレジスタと、該データピ
ンから入力されたデータの他の一部である第２のデータ
に基づいて、前記複数のレジスタの中から前記第１のデ
ータを設定すべきレジスタを判別する判別回路とを備え
たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6241305A JPH08105942A (ja) | 1994-10-05 | 1994-10-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6241305A JPH08105942A (ja) | 1994-10-05 | 1994-10-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08105942A true JPH08105942A (ja) | 1996-04-23 |
Family
ID=17072310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6241305A Pending JPH08105942A (ja) | 1994-10-05 | 1994-10-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08105942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1608070A3 (en) * | 2002-04-15 | 2006-01-11 | Linear Technology Corporation | Multi-bit digital input using a single pin |
-
1994
- 1994-10-05 JP JP6241305A patent/JPH08105942A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1608070A3 (en) * | 2002-04-15 | 2006-01-11 | Linear Technology Corporation | Multi-bit digital input using a single pin |
| EP1696568A1 (en) * | 2002-04-15 | 2006-08-30 | Linear Technology Corporation | Multi-bit digital input using a single pin |
| US7119714B2 (en) | 2002-04-15 | 2006-10-10 | Linear Technology Corporation | Multi-bit digital input using a single pin |
| US7239251B2 (en) | 2002-04-15 | 2007-07-03 | Linear Technology Corporation | Multi-bit digital input using a single pin |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |