JPH08106443A - データ処理システム及び並列コンピュータ - Google Patents
データ処理システム及び並列コンピュータInfo
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- JPH08106443A JPH08106443A JP6241097A JP24109794A JPH08106443A JP H08106443 A JPH08106443 A JP H08106443A JP 6241097 A JP6241097 A JP 6241097A JP 24109794 A JP24109794 A JP 24109794A JP H08106443 A JPH08106443 A JP H08106443A
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Abstract
(57)【要約】
【目的】 入出力転送速度の遅いホストデータ処理装置
と高速な外部データ記憶装置間のデータ転送速度の向
上、速度差の吸収を図る。 【構成】 ホストデータ処理装置１は管理プロセッサ
２、複数の演算プロセッサ３1〜３m、複数の入出力プロ
セッサ４1〜４nを具備する。入出力データバッファ装置
５は制御部６、インタフェースアダプタ７1〜７n、８、
複数のメモリ９1〜９n及びメモリ１０を具備する。管理
プロセッサ２は、演算プロセッサからＲＥＡＤ命令ある
いはＷＲＩＴＥ命令を受け取り、データ入出力動作に必
要な複数の入出力プロセッサを選択する。ホストデータ
処理装置１と外部データ記憶装置１１の間で転送される
データは複数に分割し、ホストデータ処理装置１の上記
選択された複数の入出力プロセッサと入出力データバッ
ファ装置５の複数のメモリ間で並列に転送する。
と高速な外部データ記憶装置間のデータ転送速度の向
上、速度差の吸収を図る。 【構成】 ホストデータ処理装置１は管理プロセッサ
２、複数の演算プロセッサ３1〜３m、複数の入出力プロ
セッサ４1〜４nを具備する。入出力データバッファ装置
５は制御部６、インタフェースアダプタ７1〜７n、８、
複数のメモリ９1〜９n及びメモリ１０を具備する。管理
プロセッサ２は、演算プロセッサからＲＥＡＤ命令ある
いはＷＲＩＴＥ命令を受け取り、データ入出力動作に必
要な複数の入出力プロセッサを選択する。ホストデータ
処理装置１と外部データ記憶装置１１の間で転送される
データは複数に分割し、ホストデータ処理装置１の上記
選択された複数の入出力プロセッサと入出力データバッ
ファ装置５の複数のメモリ間で並列に転送する。
Description
【０００１】
【産業上の利用分野】本発明は、ホストデータ処理装置
と外部データ記憶装置間のデータ転送の速度差を吸収す
るのに好適なデータ処理システム及び並列コンピュータ
に関するものである。
と外部データ記憶装置間のデータ転送の速度差を吸収す
るのに好適なデータ処理システム及び並列コンピュータ
に関するものである。
【０００２】
【従来の技術】従来、ホストコンピュータに代表される
データ処理装置と、磁気ディスク等の外部データ記憶装
置との間は直接接続しており、そのデータ転送速度は両
者のうちどちらか遅い方の転送速度に制限されていた。
これの改善策としては、例えば特開平２−９３８４９号
公報に記載のように、ホストコンピュータと外部データ
記憶装置との間にバッファを設ける方法がある。これに
より、ホストコンピュータと外部データ記憶装置の間の
データ転送の速度差の吸収及び外部データ記憶装置の効
率的な運用が可能となる。
データ処理装置と、磁気ディスク等の外部データ記憶装
置との間は直接接続しており、そのデータ転送速度は両
者のうちどちらか遅い方の転送速度に制限されていた。
これの改善策としては、例えば特開平２−９３８４９号
公報に記載のように、ホストコンピュータと外部データ
記憶装置との間にバッファを設ける方法がある。これに
より、ホストコンピュータと外部データ記憶装置の間の
データ転送の速度差の吸収及び外部データ記憶装置の効
率的な運用が可能となる。
【０００３】
【発明が解決しようとする課題】ところで、上記の従来
技術は、ホストコンピュータ側のデータ転送速度が外部
データ記憶装置よりも速いということ、及びホストコン
ピュータ側と外部データ記憶装置との転送パスは一つで
シリアル転送を前提としている。
技術は、ホストコンピュータ側のデータ転送速度が外部
データ記憶装置よりも速いということ、及びホストコン
ピュータ側と外部データ記憶装置との転送パスは一つで
シリアル転送を前提としている。
【０００４】一方、最近のデータ処理装置の動向として
並列又は超並列コンピュータが注目されている。超並列
コンピュータの場合、１プロセッサの処理能力が抑さえ
られることやＳＣＳＩ等の標準入出力インタフェースの
採用等の点で、外部データ記憶装置との入出力転送速度
の限界が予想され、高速の外部データ記憶装置が直接接
続できないという問題がある。
並列又は超並列コンピュータが注目されている。超並列
コンピュータの場合、１プロセッサの処理能力が抑さえ
られることやＳＣＳＩ等の標準入出力インタフェースの
採用等の点で、外部データ記憶装置との入出力転送速度
の限界が予想され、高速の外部データ記憶装置が直接接
続できないという問題がある。
【０００５】本発明の目的は、ホストデータ処理装置に
高速データ転送が可能な外部データ記憶装置を接続する
場合、両機器のデータ転送の速度差を吸収し、高速なデ
ータ転送を可能とするデータ処理システムを提供するこ
とにある。
高速データ転送が可能な外部データ記憶装置を接続する
場合、両機器のデータ転送の速度差を吸収し、高速なデ
ータ転送を可能とするデータ処理システムを提供するこ
とにある。
【０００６】本発明の他の目的は、複数のプロセッサか
らなる並列コンピュータにおいて、個々のプロセッサの
処理能力が抑えられる場合でも外部装置と高速にデータ
の入出力を可能とすることにある。
らなる並列コンピュータにおいて、個々のプロセッサの
処理能力が抑えられる場合でも外部装置と高速にデータ
の入出力を可能とすることにある。
【０００７】
【課題を解決するための手段】本発明のデータ処理シス
テムは、複数の演算プロセッサ及び複数の入出力プロセ
ッサを持つホストデータ処理装置と、外部データ記憶装
置と、複数のバッファメモリを持ち、ホストデータ処理
装置の間に接続される入出力データバッファ装置からな
り、ホストデータ処理装置の任意演算プロセッサと外部
データ記憶装置との間のデータの入出力を、データ処理
装置の複数の入出力プロセッサと入出力データバッファ
装置の複数のバッファメモリを使用して並列に行うこと
を特徴とする。
テムは、複数の演算プロセッサ及び複数の入出力プロセ
ッサを持つホストデータ処理装置と、外部データ記憶装
置と、複数のバッファメモリを持ち、ホストデータ処理
装置の間に接続される入出力データバッファ装置からな
り、ホストデータ処理装置の任意演算プロセッサと外部
データ記憶装置との間のデータの入出力を、データ処理
装置の複数の入出力プロセッサと入出力データバッファ
装置の複数のバッファメモリを使用して並列に行うこと
を特徴とする。
【０００８】本発明の並列コンピュータは、各々独立に
動作可能な複数の演算プロセッサと複数の入出力プロセ
ッサ、及び、演算プロセッサが外部装置との間で入出力
するデータの分割数及び該分割数分の使用可能な入出力
プロセッサを決定する管理プロセッサを具備し、任意の
演算プロセッサが外部装置との間で入出力するデータを
複数に分割し、複数の入出力プロセッサを使用して並列
に入出力することを特徴とする。
動作可能な複数の演算プロセッサと複数の入出力プロセ
ッサ、及び、演算プロセッサが外部装置との間で入出力
するデータの分割数及び該分割数分の使用可能な入出力
プロセッサを決定する管理プロセッサを具備し、任意の
演算プロセッサが外部装置との間で入出力するデータを
複数に分割し、複数の入出力プロセッサを使用して並列
に入出力することを特徴とする。
【０００９】
【作用】ホストデータ処理装置の或る演算プロセッサが
外部データ記憶装置からデータの読み込みを行う場合、
外部データ記憶装置から入出力データバッファ装置に転
送されたデータは、複数のデータに分割されて、各々、
複数のバッファメモリに格納される。これら複数のバッ
ファメモリの各分割されたデータは、ホストデータ処理
装置の複数の入出力プロセッサに並列に転送され、当該
演算プロセッサに読み込まれる。同様に、ホストデータ
処理装置の或る演算プロセッサから外部データ記憶装置
へデータの書き込むを行う場合は、該データが複数に分
割され、各々、複数の入出力プロセッサから並列に入出
力データバッファ装置に転送されて、一旦複数のバッフ
ァメモリに格納され、それらのデータが統合されて外部
データ記憶装置に転送される。
外部データ記憶装置からデータの読み込みを行う場合、
外部データ記憶装置から入出力データバッファ装置に転
送されたデータは、複数のデータに分割されて、各々、
複数のバッファメモリに格納される。これら複数のバッ
ファメモリの各分割されたデータは、ホストデータ処理
装置の複数の入出力プロセッサに並列に転送され、当該
演算プロセッサに読み込まれる。同様に、ホストデータ
処理装置の或る演算プロセッサから外部データ記憶装置
へデータの書き込むを行う場合は、該データが複数に分
割され、各々、複数の入出力プロセッサから並列に入出
力データバッファ装置に転送されて、一旦複数のバッフ
ァメモリに格納され、それらのデータが統合されて外部
データ記憶装置に転送される。
【００１０】
【実施例】以下、本発明の一実施例を図面により具体的
に説明する。
に説明する。
【００１１】図１は、本発明のデータ処理システムの一
実施例の全体構成図である。図１において、ホストデー
タ処理装置１は並列コンピュータで、管理プロセッサ
２、複数の演算プロセッサ３1〜３m、複数の入出力プロ
セッサ４1〜４nからなり、各プロセッサはデータ伝送路
１２で接続され、プロセッサ間で相互にデータ転送が可
能となっている。管理プロセッサ２は演算プロセッサ３
1〜３m及ひ入出力プロセッサ４1〜４nの動作を管理し、
該管理プロセッサ２の制御下で、各演算プロセッサ及び
各入出力プロセッサがそれぞれ独立に動作する。なお、
管理プロセッサ数と入出力プロセッサ数は同じである必
要はない。また、演算プロセッサ３1〜３mのいずれかが
管理プロセッサを兼ねてもよい。
実施例の全体構成図である。図１において、ホストデー
タ処理装置１は並列コンピュータで、管理プロセッサ
２、複数の演算プロセッサ３1〜３m、複数の入出力プロ
セッサ４1〜４nからなり、各プロセッサはデータ伝送路
１２で接続され、プロセッサ間で相互にデータ転送が可
能となっている。管理プロセッサ２は演算プロセッサ３
1〜３m及ひ入出力プロセッサ４1〜４nの動作を管理し、
該管理プロセッサ２の制御下で、各演算プロセッサ及び
各入出力プロセッサがそれぞれ独立に動作する。なお、
管理プロセッサ数と入出力プロセッサ数は同じである必
要はない。また、演算プロセッサ３1〜３mのいずれかが
管理プロセッサを兼ねてもよい。
【００１２】入出力データバッファ装置５は制御部６、
複数のインタフェースアダプタ７1〜７n、インタフェー
スアダプタ８、メモリ（バッファメモリ）９1〜９n、メ
モリ１０からなる。インタフェースアダプタ７1〜７n、
及びメモリ９1〜９n及びはホストデータ処理装置１の入
出力プロセッサ４1〜４nに対応して設けられ、入出力プ
ロセッサ４1〜４nとインタフェースアダプタ７1〜７nと
はそれぞれデータ伝送路１３1〜１３nを介して個別に接
続されている。一方、インタフェースアダプタ８はデー
タ伝送路１４を介して外部データ記憶装置１１と接続さ
れている。メモリ１０は少なくともメモリ９1〜９nのト
ータルの記憶容量を有し、メモリ９1〜９nとデータの分
配／統合を行う。制御部６は、該入出力データバッファ
装置５の全体の制御、メモリ９1〜９n及びメモリ１０の
書込み／読出し動作の制御を行う。
複数のインタフェースアダプタ７1〜７n、インタフェー
スアダプタ８、メモリ（バッファメモリ）９1〜９n、メ
モリ１０からなる。インタフェースアダプタ７1〜７n、
及びメモリ９1〜９n及びはホストデータ処理装置１の入
出力プロセッサ４1〜４nに対応して設けられ、入出力プ
ロセッサ４1〜４nとインタフェースアダプタ７1〜７nと
はそれぞれデータ伝送路１３1〜１３nを介して個別に接
続されている。一方、インタフェースアダプタ８はデー
タ伝送路１４を介して外部データ記憶装置１１と接続さ
れている。メモリ１０は少なくともメモリ９1〜９nのト
ータルの記憶容量を有し、メモリ９1〜９nとデータの分
配／統合を行う。制御部６は、該入出力データバッファ
装置５の全体の制御、メモリ９1〜９n及びメモリ１０の
書込み／読出し動作の制御を行う。
【００１３】以下に、図１の構成において、ホストデー
タ処理装置（並列コンピュータ）１のある演算プロセッ
サ３iが外部データ記憶装置１１からデータを読み込む
場合の動作（ＲＥＡＤ動作）、逆にデータ外部記憶装置
１１へデータを書き込む場合の動作（ＷＲＩＴＥ動作）
を説明する。
タ処理装置（並列コンピュータ）１のある演算プロセッ
サ３iが外部データ記憶装置１１からデータを読み込む
場合の動作（ＲＥＡＤ動作）、逆にデータ外部記憶装置
１１へデータを書き込む場合の動作（ＷＲＩＴＥ動作）
を説明する。
【００１４】図２は、ホストデータ処理装置１の演算プ
ロセッサ３iが外部データ記憶装置１１からデータを読
み込む場合のデータ転送処理手順を示すシーケンス図で
ある。
ロセッサ３iが外部データ記憶装置１１からデータを読
み込む場合のデータ転送処理手順を示すシーケンス図で
ある。
【００１５】データ処理装置１の演算プロセッサ３iが
外部データ記憶装置１１からデータを読み込む場合、演
算プロセッサ３iは、管理プロセッサ２に対しＲＥＡＤ
命令を発行する。これを受けて管理プロセッサ２は、外
部データ記憶装置１１との入出力処理で使用する１ある
いは複数の入出力プロセッサを選択し、その入出力プロ
セッサの数及び入出力プロセッサの番号をＲＥＡＤ命令
に追加指定する。図３は、ＲＥＡＤ命令のフォーマット
の一例を示す図である。該命令フォーマットは、ＲＥＡ
Ｄ命令コマンドヘッド３０１、転送元プロセッサ番号３
０２、転送先装置番号３０３、入出力プロセッサ数３０
４、入出力プロセッサ番号３０５、ＲＥＡＤデータ指定
５０６から構成される。このうち、入出力プロセッサ数
３０４及び入出力プロセッサ番号３０５が、管理プロセ
ッサ２で追加指定される情報である。即ち、管理プロセ
ッサ２では、読み込むデータ量、１つの入出力プロセッ
サのデータ転送速度、相手外部データ記憶装置１１のデ
ータ転送速度などから入出力プロセッサ数３０４を決定
し、この数だけの入出力プロセッサを、入出力プロセッ
サ４1〜４n内の使用中でないものから選択して入出力プ
ロセッサ番号３０５に設定する。ここでは、選択された
入出力プロセッサを４1〜４kとする。転送元プロセッサ
番号３０２はＲＥＡＤ命令を発行した演算プロセッサ３
iの番号を示す。転送先装置番号３０３は、ＲＥＡＤ命
令送出先である外部データ記憶装置１１に定義された番
号である。また、ＲＥＡＤデータ指定５０６は、外部デ
ータ記憶装置１１に読み込むデータを指示するための情
報（開始アドレス、転送データ量など）である。
外部データ記憶装置１１からデータを読み込む場合、演
算プロセッサ３iは、管理プロセッサ２に対しＲＥＡＤ
命令を発行する。これを受けて管理プロセッサ２は、外
部データ記憶装置１１との入出力処理で使用する１ある
いは複数の入出力プロセッサを選択し、その入出力プロ
セッサの数及び入出力プロセッサの番号をＲＥＡＤ命令
に追加指定する。図３は、ＲＥＡＤ命令のフォーマット
の一例を示す図である。該命令フォーマットは、ＲＥＡ
Ｄ命令コマンドヘッド３０１、転送元プロセッサ番号３
０２、転送先装置番号３０３、入出力プロセッサ数３０
４、入出力プロセッサ番号３０５、ＲＥＡＤデータ指定
５０６から構成される。このうち、入出力プロセッサ数
３０４及び入出力プロセッサ番号３０５が、管理プロセ
ッサ２で追加指定される情報である。即ち、管理プロセ
ッサ２では、読み込むデータ量、１つの入出力プロセッ
サのデータ転送速度、相手外部データ記憶装置１１のデ
ータ転送速度などから入出力プロセッサ数３０４を決定
し、この数だけの入出力プロセッサを、入出力プロセッ
サ４1〜４n内の使用中でないものから選択して入出力プ
ロセッサ番号３０５に設定する。ここでは、選択された
入出力プロセッサを４1〜４kとする。転送元プロセッサ
番号３０２はＲＥＡＤ命令を発行した演算プロセッサ３
iの番号を示す。転送先装置番号３０３は、ＲＥＡＤ命
令送出先である外部データ記憶装置１１に定義された番
号である。また、ＲＥＡＤデータ指定５０６は、外部デ
ータ記憶装置１１に読み込むデータを指示するための情
報（開始アドレス、転送データ量など）である。
【００１６】管理プロセッサ２は、選択した入出力プロ
セッサ４1〜４kの一つ（ここでは４1とする）に対して
ＲＥＡＤ命令を転送する。入出力プロセッサ４1は、そ
のＲＥＡＤ命令をデータ伝送路１３1を介して、入出力
データバッファ装置５に転送する。入出力データバッフ
ァ装置５は、転送されたＲＥＡＤ命令をそのままインタ
フェースアダプタ７1、メモリ９1、メモリ１０、インタ
フェースアダプタ８、データ伝送路１４を介して外部デ
ータ記憶装置１１に転送する。
セッサ４1〜４kの一つ（ここでは４1とする）に対して
ＲＥＡＤ命令を転送する。入出力プロセッサ４1は、そ
のＲＥＡＤ命令をデータ伝送路１３1を介して、入出力
データバッファ装置５に転送する。入出力データバッフ
ァ装置５は、転送されたＲＥＡＤ命令をそのままインタ
フェースアダプタ７1、メモリ９1、メモリ１０、インタ
フェースアダプタ８、データ伝送路１４を介して外部デ
ータ記憶装置１１に転送する。
【００１７】ＲＥＡＤ命令を受けた外部データ記憶装置
１１は、指定されたデータを読み出し、入出力データバ
ッファ装置５に転送する。この転送データには、ＲＥＡ
Ｄ命令で指定された入出力プロセッサ数及び番号が付加
されている。図４は、外部データ記憶装置１１から転送
されるデータのフォーマットの一例を示す図である。該
データフォーマットはデータ転送ヘッダ４０１、転送先
プロセッサ番号４０２、転送元装置番号４０３、入出力
プロセッサ数４０４、入出力プロセッサ番号４０５、デ
ータ本体４０６から構成される。
１１は、指定されたデータを読み出し、入出力データバ
ッファ装置５に転送する。この転送データには、ＲＥＡ
Ｄ命令で指定された入出力プロセッサ数及び番号が付加
されている。図４は、外部データ記憶装置１１から転送
されるデータのフォーマットの一例を示す図である。該
データフォーマットはデータ転送ヘッダ４０１、転送先
プロセッサ番号４０２、転送元装置番号４０３、入出力
プロセッサ数４０４、入出力プロセッサ番号４０５、デ
ータ本体４０６から構成される。
【００１８】外部データ記憶装置１１からデータを転送
された入出力データバッファ装置５は、一旦、該データ
をメモリ１０に格納した後、制御部６の制御下で、メモ
リ１０からデータを読み出し、該データに付加された入
出力プロセッサ数４０４及び入出力プロセッサ番号４０
５に従い、入出力プロセッサ４1〜４kに対応するメモリ
９1〜９kに、該データを分割して格納する。次に、入出
力データバッファ装置５は、制御部６の制御下で、メモ
リ９1〜９kからデータを並列に読み出し、インタフェー
スアダプタ７1〜７k、データ伝送路１３1〜１３kを介し
て、ホストデータ処理装置１の指定された複数の入出力
プロセッサ４1〜４kに並列に転送する。図５は、入出力
データバッファ装置５からホストデータ処理装置１の各
入出力プロセッサ４1〜４kに転送されるデータのフォー
マットの一例を示す図である。該データフォーマットは
データ転送ヘッダ５０１、転送先プロセッサ番号５０
２、転送元装置番号５０３、分割データ番号５０４、分
割データ本体５０５から構成される。ここで、分割デー
タ番号５０４は分割されたデータの順序を示す番号であ
り、これにより分割されたデータの順序性が保証され
る。
された入出力データバッファ装置５は、一旦、該データ
をメモリ１０に格納した後、制御部６の制御下で、メモ
リ１０からデータを読み出し、該データに付加された入
出力プロセッサ数４０４及び入出力プロセッサ番号４０
５に従い、入出力プロセッサ４1〜４kに対応するメモリ
９1〜９kに、該データを分割して格納する。次に、入出
力データバッファ装置５は、制御部６の制御下で、メモ
リ９1〜９kからデータを並列に読み出し、インタフェー
スアダプタ７1〜７k、データ伝送路１３1〜１３kを介し
て、ホストデータ処理装置１の指定された複数の入出力
プロセッサ４1〜４kに並列に転送する。図５は、入出力
データバッファ装置５からホストデータ処理装置１の各
入出力プロセッサ４1〜４kに転送されるデータのフォー
マットの一例を示す図である。該データフォーマットは
データ転送ヘッダ５０１、転送先プロセッサ番号５０
２、転送元装置番号５０３、分割データ番号５０４、分
割データ本体５０５から構成される。ここで、分割デー
タ番号５０４は分割されたデータの順序を示す番号であ
り、これにより分割されたデータの順序性が保証され
る。
【００１９】入出力データバッファ装置５からデータを
転送されたホストデータ処理装置１の入出力プロセッサ
４1〜４kは、それぞれ該データ（分割データ）を管理プ
ロセッサ２に転送する。管理プロセッサ２は、入出力プ
ロセッサ４1〜４kからそれぞれ分割データを受信した
後、その分割データ番号５０４にもとづいてデータを統
合し、ＲＥＡＤ命令発行元の演算プロセッサ３iに転送
する。
転送されたホストデータ処理装置１の入出力プロセッサ
４1〜４kは、それぞれ該データ（分割データ）を管理プ
ロセッサ２に転送する。管理プロセッサ２は、入出力プ
ロセッサ４1〜４kからそれぞれ分割データを受信した
後、その分割データ番号５０４にもとづいてデータを統
合し、ＲＥＡＤ命令発行元の演算プロセッサ３iに転送
する。
【００２０】図６は、ホストデータ処理装置１の演算プ
ロセッサ３iが外部データ記憶装置１１へデータを書き
込む場合のデータ転送処理手順を示すシーケンス図であ
る。
ロセッサ３iが外部データ記憶装置１１へデータを書き
込む場合のデータ転送処理手順を示すシーケンス図であ
る。
【００２１】ホストデータ処理装置１の演算プロセッサ
３iが外部データ記憶装置１１へデータを書き込む場
合、演算プロセッサ３iは管理プロセッサ２に対しＷＲ
ＩＴＥ命令を発行する。図７は、ＷＲＩＴＥ命令のフォ
ーマットの一例を示す図である。該命令フォーマットは
ＷＲＩＴＥ命令コマンドヘッダ７０１、転送元プロセッ
サ番号７０２、転送元装置番号７０３、データ本体７０
４から構成される。
３iが外部データ記憶装置１１へデータを書き込む場
合、演算プロセッサ３iは管理プロセッサ２に対しＷＲ
ＩＴＥ命令を発行する。図７は、ＷＲＩＴＥ命令のフォ
ーマットの一例を示す図である。該命令フォーマットは
ＷＲＩＴＥ命令コマンドヘッダ７０１、転送元プロセッ
サ番号７０２、転送元装置番号７０３、データ本体７０
４から構成される。
【００２２】ＷＲＩＴＥ命令を受けた管理プロセッサ２
は、外部データ記憶装置１１にデータを転送するのに使
用する１つあるいは複数の入出力プロセッサを選択す
る。ここでは、入出力プロセッサ４1〜４kを選択すると
する。なお、選択の基準はＲＥＡＤ命令の場合と同様で
ある。管理プロセッサ２は、選択した入出力プロセッサ
の数にデータを分割して、ＷＲＩＴＥ命令を各入出力プ
ロセッサ４1〜４kに転送する。図８は、管理プロセッサ
２から各入出力プロセッサ４1〜４kに発行されるＷＲＩ
ＴＥ命令のフォーマットの一例を示す図である。該命令
フォーマットはＷＲＩＴＥ命令コマンドヘッダ８０１、
転送元プロセッサ番号８０２、転送先装置番号８０３、
分割データ番号８０４、分割データ本体８０５から構成
される。各入出力プロセッサ４1〜４kは管理プロセッサ
２から受け取ったＷＲＩＴＥ命令を、データ伝送路１３
1〜１３kを介して入出力データバッファ装置５に対し並
列に転送する。
は、外部データ記憶装置１１にデータを転送するのに使
用する１つあるいは複数の入出力プロセッサを選択す
る。ここでは、入出力プロセッサ４1〜４kを選択すると
する。なお、選択の基準はＲＥＡＤ命令の場合と同様で
ある。管理プロセッサ２は、選択した入出力プロセッサ
の数にデータを分割して、ＷＲＩＴＥ命令を各入出力プ
ロセッサ４1〜４kに転送する。図８は、管理プロセッサ
２から各入出力プロセッサ４1〜４kに発行されるＷＲＩ
ＴＥ命令のフォーマットの一例を示す図である。該命令
フォーマットはＷＲＩＴＥ命令コマンドヘッダ８０１、
転送元プロセッサ番号８０２、転送先装置番号８０３、
分割データ番号８０４、分割データ本体８０５から構成
される。各入出力プロセッサ４1〜４kは管理プロセッサ
２から受け取ったＷＲＩＴＥ命令を、データ伝送路１３
1〜１３kを介して入出力データバッファ装置５に対し並
列に転送する。
【００２３】入出力データバッファ装置５は、ホストデ
ータ処理装置１の入出力プロセッサ４1〜４kから転送さ
れた各分割データをインタフェースアダプタ７1〜７kを
介して並列にメモリ９1〜９nに格納する。次に、入出力
データバッファ装置５は、制御部６の制御下で、該メモ
リ９1〜９nの各分割データを読み出し、ＷＲＩＴＥ命令
の分割データ番号にもとづいて統合してメモリ１０に格
納後、該メモリ１０から読み出し、インタフェースアダ
プタ８、データ伝送路１４を介して、外部データ記憶装
置１１へ転送を行う。その時のデータのフォーマット
は、図７に示したものを用いればよい。
ータ処理装置１の入出力プロセッサ４1〜４kから転送さ
れた各分割データをインタフェースアダプタ７1〜７kを
介して並列にメモリ９1〜９nに格納する。次に、入出力
データバッファ装置５は、制御部６の制御下で、該メモ
リ９1〜９nの各分割データを読み出し、ＷＲＩＴＥ命令
の分割データ番号にもとづいて統合してメモリ１０に格
納後、該メモリ１０から読み出し、インタフェースアダ
プタ８、データ伝送路１４を介して、外部データ記憶装
置１１へ転送を行う。その時のデータのフォーマット
は、図７に示したものを用いればよい。
【００２４】以上、説明したように、図１の構成のデー
タ処理システムによれば、ホストデータ処理装置（並列
コンピュータ）１は、複数の入出力プロセッサ４1〜４n
を用いて、入出力データバッファ装置５との間で並列に
データの入出力を行うので、データ転送の高速化を図る
ことが可能になる。また、該ホストデータ処理装置１の
個々の入出力プロセッサ４1〜４nの転送速度が遅く、こ
れに対してデータ外部記憶装置１１の転送速度が速い場
合でも、該ホストデータ処理装置１とデータ外部記憶装
置１１との間に設けた入出力データバッファ装置５によ
り、データ転送の速度差を吸収することができる。
タ処理システムによれば、ホストデータ処理装置（並列
コンピュータ）１は、複数の入出力プロセッサ４1〜４n
を用いて、入出力データバッファ装置５との間で並列に
データの入出力を行うので、データ転送の高速化を図る
ことが可能になる。また、該ホストデータ処理装置１の
個々の入出力プロセッサ４1〜４nの転送速度が遅く、こ
れに対してデータ外部記憶装置１１の転送速度が速い場
合でも、該ホストデータ処理装置１とデータ外部記憶装
置１１との間に設けた入出力データバッファ装置５によ
り、データ転送の速度差を吸収することができる。
【００２５】なお、本発明は図示の実施例に限定される
ものではなく、次のように変更して実施することもでき
る。例えば、外部データ記憶装置１１に識別番号を持た
せ、入出力データバッファ装置５に外部データ記憶装置
１１用のメモリ１０を複数設けることにより、入出力デ
ータバッファ装置５に複数台の外部データ記憶装置１１
の接続を可能とすることができる。また、ホストデータ
処理装置１、入出力データバッファ装置５、外部データ
記憶装置１１を接続するデータ伝送路は、ＬＡＮ、ＷＡ
Ｎ等の様々な形態のネットワークを適用することも可能
である。
ものではなく、次のように変更して実施することもでき
る。例えば、外部データ記憶装置１１に識別番号を持た
せ、入出力データバッファ装置５に外部データ記憶装置
１１用のメモリ１０を複数設けることにより、入出力デ
ータバッファ装置５に複数台の外部データ記憶装置１１
の接続を可能とすることができる。また、ホストデータ
処理装置１、入出力データバッファ装置５、外部データ
記憶装置１１を接続するデータ伝送路は、ＬＡＮ、ＷＡ
Ｎ等の様々な形態のネットワークを適用することも可能
である。
【００２６】
【発明の効果】以上、説明したように、本発明のデータ
処理システムによれば、ホストデータ処理装置の各入出
力プロセッサの転送速度が遅くても、複数の入出力プロ
セッサに対応する複数のバッファメモリを持つ入出力デ
ータバッファ装置を用いることにより、高速の外部デー
タ記憶装置を接続することができる。また、ホストデー
タ処理装置に用いる並列コンピュータは、複数の入出力
プロセッサで外部装置と並列にデータの入出力を行うこ
とにより、データ入出力の高速化を図ることができる。
処理システムによれば、ホストデータ処理装置の各入出
力プロセッサの転送速度が遅くても、複数の入出力プロ
セッサに対応する複数のバッファメモリを持つ入出力デ
ータバッファ装置を用いることにより、高速の外部デー
タ記憶装置を接続することができる。また、ホストデー
タ処理装置に用いる並列コンピュータは、複数の入出力
プロセッサで外部装置と並列にデータの入出力を行うこ
とにより、データ入出力の高速化を図ることができる。
【図１】本発明の一実施例のデータ処理システムの構成
図である。
図である。
【図２】図１で、ホストデータ処理装置が外部データ記
憶装置からデータを読み込む場合のデータ転送処理シー
ケンスを示す図である。
憶装置からデータを読み込む場合のデータ転送処理シー
ケンスを示す図である。
【図３】ＲＥＡＤ命令のフォーマットの一例を示す図で
ある。
ある。
【図４】外部データ記憶装置がデータを転送する場合の
データフォーマットの一例を示す図である。
データフォーマットの一例を示す図である。
【図５】入出力データバッファ装置がホストデータ処理
装置に分割されたデータを転送する場合のデータフォー
マットの一例を示す図である。
装置に分割されたデータを転送する場合のデータフォー
マットの一例を示す図である。
【図６】図１で、ホストデータ処理装置が外部データ記
憶装置へデータを書き込む場合のデータ転送処理シーケ
ンスを示す図である。
憶装置へデータを書き込む場合のデータ転送処理シーケ
ンスを示す図である。
【図７】演算プロセッサが管理プロセッサに転送するＷ
ＲＩＴＥ命令のフォーマットの一例を示す図である。
ＲＩＴＥ命令のフォーマットの一例を示す図である。
【図８】演算プロセッサが入出力プロセッサに転送する
ＷＲＩＴＥ命令のフォーマットの一例を示す図である。
ＷＲＩＴＥ命令のフォーマットの一例を示す図である。
【符号の説明】 １ ホストデータ処理装置（並列コンピュータ） ２ 管理プロセッサ ３1〜３m 演算プロセッサ ４1〜４n 入出力プロセッサ ５ 入出力データバッファ装置 ６ 制御部 ７1〜７n、８ インタフェースアダプタ ９1〜９n バッファメモリ １０ 外部データ記憶装置
Claims (3)
- 【請求項１】 複数の演算プロセッサと複数の入出力プ
ロセッサを持つホストデータ処理装置と、外部データ記
憶装置と、複数のバッファメモリを持ち、前記ホストデ
ータ処理装置と前記外部データ記憶装置を相互に接続す
る入出力データバッファ装置とからなり、 前記ホストデータ処理装置の任意演算プロセッサと前記
外部データ記憶装置との間で入出力するデータを複数に
分割し、前記ホストデータ処理装置の複数の入出力プロ
セッサと前記入出力データバッファ装置の複数のバッフ
ァメモリとの間で並列に転送することを特徴とするデー
タ処理システム。 - 【請求項２】 請求項１記載のデータ処理システムにお
いて、前記ホストデータ処理装置は、演算プロセッサか
らのデータ入出力要求に応じ、当該演算プロセッサと前
記外部データ記憶装置との間で入出力するデータの分割
数及び該分割数分の使用可能な入出力プロセッサを決定
する管理プロセッサを有することを特徴とするデータ処
理システム。 - 【請求項３】 各々独立に動作可能な複数の演算プロセ
ッサと複数の入出力プロセッサ、及び、演算プロセッサ
が外部装置との間で入出力するデータの分割数及び該分
割数分の使用可能な入出力プロセッサを決定する管理プ
ロセッサを具備し、任意の演算プロセッサが外部装置と
の間で入出力するデータを複数に分割し、複数の入出力
プロセッサを使用して並列に入出力することを特徴とす
る並列コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6241097A JPH08106443A (ja) | 1994-10-05 | 1994-10-05 | データ処理システム及び並列コンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6241097A JPH08106443A (ja) | 1994-10-05 | 1994-10-05 | データ処理システム及び並列コンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08106443A true JPH08106443A (ja) | 1996-04-23 |
Family
ID=17069251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6241097A Pending JPH08106443A (ja) | 1994-10-05 | 1994-10-05 | データ処理システム及び並列コンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08106443A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043275A (ja) * | 2001-03-05 | 2009-02-26 | Pact Xpp Technologies Ag | シーケンスの形成方法 |
| USRE44365E1 (en) | 1997-02-08 | 2013-07-09 | Martin Vorbach | Method of self-synchronization of configurable elements of a programmable module |
| JPWO2012117701A1 (ja) * | 2011-03-02 | 2014-07-07 | 日本電気株式会社 | データ制御システム、データ制御方法およびデータ制御用プログラム |
| US8869121B2 (en) | 2001-08-16 | 2014-10-21 | Pact Xpp Technologies Ag | Method for the translation of programs for reconfigurable architectures |
| US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
| US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
| US9047440B2 (en) | 2000-10-06 | 2015-06-02 | Pact Xpp Technologies Ag | Logical cell array and bus system |
| US9075605B2 (en) | 2001-03-05 | 2015-07-07 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
-
1994
- 1994-10-05 JP JP6241097A patent/JPH08106443A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE44365E1 (en) | 1997-02-08 | 2013-07-09 | Martin Vorbach | Method of self-synchronization of configurable elements of a programmable module |
| USRE44383E1 (en) | 1997-02-08 | 2013-07-16 | Martin Vorbach | Method of self-synchronization of configurable elements of a programmable module |
| USRE45109E1 (en) | 1997-02-08 | 2014-09-02 | Pact Xpp Technologies Ag | Method of self-synchronization of configurable elements of a programmable module |
| USRE45223E1 (en) | 1997-02-08 | 2014-10-28 | Pact Xpp Technologies Ag | Method of self-synchronization of configurable elements of a programmable module |
| US9047440B2 (en) | 2000-10-06 | 2015-06-02 | Pact Xpp Technologies Ag | Logical cell array and bus system |
| JP2009043275A (ja) * | 2001-03-05 | 2009-02-26 | Pact Xpp Technologies Ag | シーケンスの形成方法 |
| JP2009054170A (ja) * | 2001-03-05 | 2009-03-12 | Pact Xpp Technologies Ag | データ流の管理方法 |
| US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
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| US8869121B2 (en) | 2001-08-16 | 2014-10-21 | Pact Xpp Technologies Ag | Method for the translation of programs for reconfigurable architectures |
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| JPWO2012117701A1 (ja) * | 2011-03-02 | 2014-07-07 | 日本電気株式会社 | データ制御システム、データ制御方法およびデータ制御用プログラム |
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|---|---|---|---|
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