JPS6229831B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は入出力制御方式、とくにDMAデータ
転送機構を有する入出力制御方式に関する。

一般に、マイクロプログラム制御の入出力制御
装置に接続される入出力装置（Ｉ／Ｏデバイス）
と、主記憶または入出力制御装置内記憶域との間
でデータ転送を行なうデータ転送方式として、 (i) 入出力制御装置内で動作するマイクロプログ
ラムにより上述のデータ転送を行なうフアーム
ウエアデータ転送方式、 (ii) 転送が開始されると、入出力制御装置内のマ
イクロプログラムを介することなく、入出力制
御装置内に持つDMAデータ転送制御機構（ハ
ードウエア）により、上述のデータ転送を行な
うことを特徴とするDMA（ダイレクトメモリ
アクセス）データ転送方式等がある。

(i)のフアームウエアデータ転送方式は、データ転
送能力が入出力制御装置のマイクロプログラムの
実行時間に依存しており、比較的低速な入出力装
置に対するデータ転送に適用される。この方式
は、入出力制御装置内においては、マイクロプロ
グラムにより制御される実行制御部以外にはデー
タ転送のための特別なハードウエアを必要としな
い。

これに対して、上述の(ii)のDMAデータ転送方
式においては、入出力制御装置内で動作するマイ
クロプログラムは、データ転送の起動を行なうに
用いられるだけで一旦起動されると、各々のデー
タ転送は、もはや、マイクロプログラムが介入す
ることなく、入出力制御装置内に備えられた専用
のハードウエアによるDMAデータ転送制御機構
による、一連のデータ転送動作として行なわれ
る。このためにデータ転送能力はフアームウエア
転送方式に較べて一般に高く、磁気デイスク装置
あるいは磁気テープ装置といつた高速入出力装置
に対するデータ転送に広く適用される。

しかし、このDMAデータ転送方式は、データ
転送のための専用の制御回路が特別に必要なこと
のために、従来は、入出力制御装置に接続される
複数の入出力装置のうちの予め定めた特定の入出
力装置に対してだけに固定的に用いられ、しかも
入出力制御装置の中のある固定した入出力ポート
に対してだけDMAデータ転送方式が適用できる
ようになつている。

このため、システムが柔軟性に欠け、拡張性が
乏しく、またシステムの持つ資源を有効に活用し
得ないという欠点を有している。

例えば、ある入出力制御装置がNo.１からNo.８ま
での８個の入出力ポートを持ち、このうちNo.１，
No.２およびNo.３の３個の入出力ポートがDMAデ
ータ転送方式によるデータ転送可能なポートとし
て割当てられているとする。

一方あるシステムにおいて、入出力装置（Ｉ／
Ｏデバイス）が６個使用され、このうち４個が
DMAデータ転送制御を必要とすると仮定する
と、この入出力制御装置の入出力ポートの数は全
部で８個あるにもかかわらず、この４個の入出力
装置のうちの１個はこの制御装置では賄いきれな
いという事態が発生する。

本発明の目的は、上述のむうな従来の欠点を除
去した入出力制御方式を提供するにある。

本発明の方式は、主記憶および入出力制御装置
内記憶部の少なくとも一方と入出力装置との間の
データ転送を制御するダイレクトメモリアクセス
データ転送制御手段を備えた入出力制御方式であ
つて、入出力装置の接続される複数の入出力ポー
トのそれぞれがダイレクトメモリアクセスデータ
転送のできるポートか否かを判定するポート判定
手段と、ダイレクトメモリアクセスチヤンネルが
占有されているか否かを判定する占有状態判定手
段と、前記ポート判定手段でダイレクトメモリア
クセスデータ転送可能と判定されたポートと前記
占有状態判定手段で占有されていないと判定され
たダイレクトメモリアクセスチヤンネルとを接続
する接続手段とを有する。

また、本発明の方式は、主記憶および入出力制
御装置内記憶部の少なくとも一方と入出力装置と
の間のデータ転送を制御するダイレクトメモリア
クセスデータ転送制御手段を備えた入出力制御方
式であつて、入出力装置の接続される複数の入出
力ポートのそれぞれがダイレクトメモリアクセス
データ転送のできるポートか否かを判定するポー
ト判定手段と、ダイレクトメモリアクセスチヤン
ネルが占有されているか否かを判定する占有状態
判定手段と、前記ポート判定手段でダイレクトメ
モリアクセスデータ転送可能と判定されたポート
と前記占有状態判定手段で占有されていないと判
定されたダイレクトメモリアクセスチヤンネルと
を接続する接続手段と、前記ダイレクトメモリア
クセスチヤンネルがすべて占有されていると判定
された場合にダイレクトメモリアクセスデータ転
送の待合せを行なうための待合せ制御手段とを有
する。

次に図面を参照して本発明を詳細に説明する。

第１図は本発明の一実施例を示すブロツク図で
ある。

本実施例は主記憶１、主記憶バス２、入出力制
御装置３、Ｎ個の入出力装置４−１，４−２…４
−Ｎからなる。

本実施例の入出力制御装置３は、マイクロプロ
セツサユニツト３１（以後MPU３１）、ローカル
バス制御部３２、DMAデータ転送制御機構３
３、DMA待合せ行列用レジスタフアイル３４、
主記憶バス制御部３５、Ｎ個の入出力ポート３６
−１，３６−２，…３６−Ｎおよびローカルバス
３７を有している。

本実施例においては、前記DMAデータ転送制
御機構３３は、並列に独立に動作する２個の
DMAチヤンネルを有していて、第２図に示すよ
うに、そのDMA第１チヤンネルおよびDMA第２
チヤンネルに対し、DMA専有状態表示レジスタ
３３１−１，３３１−２、DMAアドレスレジス
タ３３２−１，３３２−２、DMAレングスレジ
スタ３３３−１，３３３−２、DMAデータ転送
制御部３３４−１，３３４−２、共通の指令コー
ドレジスタ３３５および共通のデータレジスタ３
３６が設けられている。

また、前記DMA待合せ行列用レジスタフアイ
ル３４は第３図に示すようにＱヘツドポインタレ
ジスタ３４１、Ｑテイルポインタレジスタ３４
２、前記各入出力ポート３６−１〜３６−Ｎ対応
に設けた入出力ポート対応Ｑレジスタフアイル３
４３−１〜３４３−Ｎ、指令コードレジスタ３４
４、およびデータレジスタ３４５を有している。

さらに、前記Ｎ個の入出力ポート３６−１〜３
６−Ｎのおのおのには、DMA動作表示レジスタ
３６１DOP、DMAチヤンネル番号レジスタ３６
２DCH、データ転送制御部３６３、指令コード
レジスタ３６４およびデータレジスタ３６５を有
している。

入出力ポート３６−１〜３６−Ｎには、例えば
磁気テープ装置MT、ワークステーヨンWS、ラ
インプリンタLP、プリンタPTR、磁気デイスク
DSK等の入出力装置４−１〜４−Ｎが接続され
ている。

入出力制御装置３は、マイクロプログラム制御
のMPU３１によつて制御され、このマイクロプ
ログラムはMPU３１中の制御記憶（図示せず）
の中に格納されており、これが逐次読出され実行
されることによつて動作が制御される。

MPU３１がDMAデータ転送制御機構３３、入
出力ポート３６−１〜Ｎ、またはDMA待合せ行
列用レジスタフアイル３４等（以後これらを総称
してアダプタと呼ぶ）に対し指令を発行し、デー
タを送り、あるいはデータを読む場合には以下の
ように行なう。

MPU３１はローカルバス制御部３２に対し、
ローカルバス３７の専有要求（以後ローカルバス
リケスト）を出す。制御部３２は他のアダプタの
ローカルバス３７の専有がすむと、このバスリケ
ストに承認（アクノレツジ）を与える。これによ
りMPU３１は、ローカルバス３７に指令情報を
送出する。

この指令情報は、第４図Ａに示すように、指令
コード部とデータ部とからなり、この指令コード
部は更に以下のように構成されている。

第４図Ｂに示すように、モードフイールド、ア
ダプタ番号フイールド、およびレジスタアドレス
フイールドを含んでいる。このモードフイールド
によつて、コントロールモードとDMAモードと
が区別されるが、上述の第４図Ｂはコントロール
モードにおける指令コード部の構成を示したもの
である。すなわち、モードフイールドには、これ
がコントロールモードであることを示す特定のビ
ツトパタンが含まれている。アダプタ番号フイー
ルドは、この指令情報の行先のアダプタを指定す
る。すなわち、DMA転送制御機構３３、DMA待
合せ行列用レジスタフアイル３４および各入出力
ポート３６−１〜３６−Ｎ等の各アダプタはそれ
ぞれ異なる予め定めたアダプタ番号をもつてい
る。従つて、アダプタ番号フイールドにこのアダ
プタ番号を入れることにより指令情報の行先を指
定することができる。

また、レジスタアドレスフイールドは、アダプ
タ番号フイールドで指定された各アダプタ中にお
ける各レジスタを区別し、かつそのレジスタに対
する書込みか読出しかを区別する。また場合によ
つてはこのフイールドで特定の動作を指定するこ
ともできる。

以上が、コントロールモードの場合の指令コー
ド部の形式である。

さて、前述のようにしてMPU３１が指令コー
ド部をローカルバス３７上に送出すると、これは
各アダプタの指令コードレジスタに供給される
が、指定されたアダプタ番号のアダプタの、指定
されたレジスタに対する指令だけが実行される。
例えば、MPU３１が特定の入出力ポート３６−
ＫのDMA動作表示レジスタ３６１DOPの内容を
読みとる場合には、送出する指令コード部のモー
ドフイールドでコントロールモードを指定し、ア
ダプタ番号フイールドで入出力ポート３６−Ｋを
指定し、さらにレジスタアドレスフイールドで
DMA動作表示レジスタ３６１DOPからの読出し
であることを指定する。なお読出し要求指令の場
合にはMPU３１側からデータ部は送出されな
い。

このような指令コード部が入出力ポート３６−
Ｋの指令コードレジスタ３６４で受信されると、
指定されたこの入出力ポート３６−ＫのDMA動
作表示レジスタ３６１DOPの内容が読出されデ
ータレジスタ３６５を介してデータ送出のバスサ
イクルタイムにローカルバス３７に送出される。
かくして、MPU３１は、このバスサイクルタイ
ムにおけるローカルバス３７上のデータを読むこ
とにより所望のレジスタの内容を読むことができ
る。

同様に、MPU３１が、例えば、レジスタフア
イル３４のＱヘツドポインタレジスタ３４１にデ
ータを書込む場合には、前述のようにして、レジ
スタフアイル３４のＱヘツドポインタレジスタ３
４１に対する書込みを指定する指令コード部送出
し、つづいてデータ送出のバスサイクルタイム
に、この指令コード部に対するデータ部として書
込むべきデータを送出する。これにより、レジス
タフアイル３４側においては、指令コードレジス
タ３４４がこの指令コード部を受信すると、次の
データ送出のバスサイクルタイムにローカルバス
３７に送出されるデータを、データレジスタ３４
５を介して指定されたＱヘツドポインタレジスタ
３４１に書込む。

以上のような動作により、MPU３１は各アダ
プタ内の各レジスタの内容を自由に読むことがで
き、また必要なデータを自由にこれらに書き込む
ことができる。

さて、以上はコントロールモードにおける動作
について述べたものであるが、これに対して
DMAデータ転送モードがあり、これは以下の如
きものである。

DMAデータ転送モードにおける指令コード部
はコントロールモードにおける指令コード部とは
異なり、第４図Ｃに示すような形式をとる。

すなわち、このモードフイールドには、指令コ
ード部がDMAデータ転送モードであることを示
す特定のビツトパタンを含んでおり、さらに、こ
れに続くDMAチヤンネル番号フイールドとデー
タ長フイールドとを含んで構成されてる。

この形式の指令コード部は、DMAデータ転送
を行なう入出力ポート（例えば入出力ポート３６
−Ｋ）のデータ転送制御部３６３からデータレジ
スタ３６５を介してローカルバス３７に送出さ
れ、DMAデータ転送制御機構３３の指令コード
レジスタ３３５で受信され、DMAチヤンネル番
号フイールドで指定されるチヤンネル番号をもつ
DMAデータ転送制御部３３４−１または３３４
−２に対してデータ長フイールドの内容に関する
情報を供給する。

データ長フイールドには、このDMAデータ転
送が出力データ転送（DMAデータ転送制御機構
３３側から入出力ポート３６−Ｋ側に向うデータ
転送）か入力データ転送（入出力ポート３６−Ｋ
側からDMAデータ転送制御機構３３側に向うデ
ータ転送）かの区別を指定する情報と、指令コー
ド部ごとにこれに付随して転送されるデータ部の
データ長に関する情報とが指定される。入出力ポ
ート３６−Ｋのデータ転送制御部３６３は、
MPU３１から、例えば、入力DMAデータ転送の
起動がかけられると、入出力装置４−Ｋから、デ
ータを入力し、このデータが一回で転送すべき分
だけ制御部３６３中のバツフア（図示せず）に貯
えられると、ローカルバス制御部３２に対してロ
ーカルバスリケストを出す。これが承認される
と、データ転送制御部３６３は、予め作成されて
いる。DMAチヤンネル番号レジスタ３６２DCH
の内容で指定されるDMAチヤンネル番号をその
DMAチヤンネル番号フイールドにもつDMAデー
タ転送モードの指令コード部を、データレジスタ
３６５を介してローカルバス３７に送出し、つづ
いて、この指令コード部のデータ長フイールドで
指定した長さのデータを同様にデータレジスタ３
６５を介してつぎつぎのバスサイクルでローカル
バス３７に送出する。

なお、この指令コード部のモードフイールドに
は、予め定めたDMAデータ転送モードを指定す
るビツトパタンが含まれ、またデータ長フイール
ドには一回の指令部コード送出ごとに転送すべき
データ長（これは予め定められててもよいし、ま
たMPU３１から前もつて指定されているとして
もよい）、および、これが入力データ転送である
ことを指定する情報が含まれている。

さて、上述のようにしてローカルバス３７を介
して送出された指令コード部は、DMA転送制御
機構３３の指令コードレジスタ３３５で受信さ
れ、その結果入出力ポート３６−ＫのDMAチヤ
ンネル番号レジスタ３６２DCHの内容で指定さ
れるDMAチヤンネル番号のDMAデータ転送制御
部３３４−１または３３４−２に前述の指令コー
ド部のデータ長フイールドの情報が供給される。

この結果、この供給を受けた方のDMAデータ
転送部３３４−１（この指定がDMAの第１チヤ
ンネルであつてと仮定する）は、ローカルバス３
７より、データレジスタ３３６を介して、前述の
指令コード部につづいて送出されるデータ部のデ
ータを、データ長フイールドで指定された長さだ
けつづけて読込み、これをDMAデータ転送制御
部３３４−１内にあるデータバツフア（図示せ
ず）に格納する。

一方、入出力ポート３６−Ｋのデータ転送制御
部３６３は、入出力装置４−Ｋからの次の分のデ
ータが内部のバツフアに貯えられると、前述と同
様にしてローカルバスリケストを出し、これが承
認されると前述と同様にして、DMAデータ転送
モードの指令コード部とそれに付随するデータ部
とを送出する。データ転送制御部３６３は、これ
をMPU３１から最初に指定された全データ長の
データがすべて送出されるまで繰り返す。

一方、DMAデータ転送制御機構３３の指定さ
れたDMAチヤンネルのDMAデータ転送制御部３
３４−１は、内部のデータバツフアに入出力ポー
ト３６−Ｋからのデータが一杯になるごとに、こ
れを主記憶バス制御部３５の主記憶バス２に対す
る占有制御の下に、DMAアドレスレジスタ３３
２−１で指定される主記憶１のメモリアドレスか
ら順にDMAレングスレジスタ３３３−１で指定
される長さにわたる領域に転送する。

このようにして、入出力ポートのDMAチヤン
ネル番号レジスタ３６２DCHにDMAチヤンネル
番号を指定すると、その指定したDMAチヤンネ
ルを用いて主記憶１にDMAデータ転送ができる
ことになる。

本実施例においては、このようなDMAチヤン
ネルが２チヤンネルあるので上述の説明から明ら
かなように、２つの異なる入出力ポートから別々
のDMAチヤンネルを介して並列にDMAデータ転
送を行なうことができる。

以上は、入力DMAデータ転送の場合である
が、出力DMAデータ転送の場合にも殆んど同様
に行なわれる。

すなわち、例えば入出力ポート３６−Ｋのデー
タ転送制御部３６３は、MPU３１から出力DMA
データ転送の起動がかけられると、入出力装置４
−Ｋの状態を判定し、これが出力データを受付け
られる状態になると、前述の場合と同様にローカ
ルバス制御部３２に対してローカルバスリケスト
を出し、これが承認されると、DMAチヤンネル
番号レジスタ３６２DCHの内容で指定される
DMAチヤンネル番号をそのDMAチヤンネル番号
フイールドにもち、かつ、これが出力データ転送
であることを指定するDMAデータ転送モードの
指令コード部をデータレジスタ３６５を介してロ
ーカルバス３７に送出する。

この指令コード部のデータ長フイールドの情報
は、前述のようにして、指定されたDMAチヤン
ネルのDMAデータ転送制御部３３４−１（レジ
スタ３６２DCHで指定されたDMAチヤンネルが
第１チヤンネルと仮定する）に供給される。これ
により、DMAデータ転送制御部３３４−１は、
出力DMAデータ転送が要求されていることを識
別し、主記憶バス制御部３５の主記憶バス２に対
する専有制御のもとに、主記憶１のDMAアドレ
スレジスタ３３２−１で指定されるメモリアドレ
スからつぎつぎにその内容を読み出し、制御部３
３４−１の中に含まれるデータバツフアが一杯に
なるまでこの転送を繰り返す。

次に、このデータバツフアの中から前記指令コ
ード部のデータ長フイールドで指定される長さの
データ長だけを順番にデータレジスタ３３６を介
してローカルバス３３７に出力する。これは、前
述の出力DMA転送モードの指令コード部を送出
した入出力ポート（つまり入出力ポート３６−
Ｋ）データレジスタ３６５を介してデータ転送制
御部３６３に転送され、データ長フイールドで指
定された分だけのデータが制御部３６３のデータ
バツフアに格納される。ついでこのバツフアの内
容はつぎつぎに入出力装置４−Ｋに出力される。

こうして、このバツフアが空になり、入出力装
置４−Ｋが次のデータを受入れる状態になると、
上述と同様にして、データ転送制御３６３はロー
カルバス制御部３２に対するローカルバスリケス
トを出し、これが承認されると、上述と同じ指令
コード部を送出し次のデータの送出を要求する。

このような要求を、最初にEPU３１で指定さ
れた全出力データ長のすべてのデータが出力され
るまで繰り返す。

これに対して、DMA転送制御部３３４−１は
内部のバツフアから、要求に従つて次々にデータ
を送出し、内部のバツフアが空になると再び主記
憶１の相つづく領域からデータを転送し内部のバ
ツフアに格納する。このような処理を、DMAア
ドレスレジスタ３３２−１が指定する主記憶１の
メモリアドレスから、DMAレングスレジスタ３
３３−１で指定される長さにわたる領域のデータ
が転送されつくすまで繰り返す。

かくして、出力DMAデータ転送においても、
入出力ポートのDMAチヤンネル番号レジスタ３
６２DCHにDMAチヤンネル番号を指定すると、
その指定したDMAチヤンネルを用いて主記憶１
からDMAデータ転送ができることになる。

以上のようにして、本実施例における二つの
DMAチヤンネルは、DMAチヤンネル番号レジス
タ３６２DCHにDMAチヤンネル番号をセツトす
ることにより入出力ポート３６−１〜３６−Ｎに
自由に割当て、並列に使用できることになる。

さて次に、これらDMAチヤンネルの入出力ポ
ート３６−１〜３６−Ｎに対する割当てについて
説明する。

いま、入出力装置４−１（これを磁気テープ装
置とする）に対する入出力命令が上位装置から出
されたとする。この入出力命令を処理するマイク
ロプログラムは、MPU３１中の制御記憶（図示
せず）に格納されており、この入出力命令で指定
される制御記憶の開始番地からこの入出力命令を
処理するマイクロプログラムがつぎつぎに読出さ
れてMPU３１内の実行制御部（図示せず）で逐
次実行される。

この入出力命令処理のマイクロプログラムは、
まず、指定された入出力装置４−１が接続されて
いる入出力ポート３６−１に設けられている
DMA動作表示レジスタ３６１DOPの内容を読
む。このポートに接続される入出力装置がDMA
転送を行なう入出力装置である場合には、予めこ
のポートのDMA動作表示レジスタ３６１DOPに
は“１”が格納されている。この“１”の格納は
システム立ち上げ時の初期設定で行なうようにし
てもよいし、また入出力装置を接続したときにジ
ヤンパ接続を用いて行なうようにしてもよい。現
在の実施例では入出力装置４−１が接続されてい
るポート３６−１のレジスタ３６１DOPには
“１”が格納されているとする。

さて、レジスタ３６１DOPを読むことによ
り、この入出力装置４−１に対するデータの入出
力がDMAデータ転送を用いて行うべきことが判
定されると、次に、入出力命令処理のマイクロプ
ログラムは、DMA第１チヤンネルのDMA専有状
態表示レジスタ３３１−１を読み、DMA第１チ
ヤンネルが現在ビジイ状態か否かを判定する。

もしアイドル状態（レジスタ３３１−１の内容
が“０”）の場合には、DMA第１チヤンネルを用
いて入出力ポート３６−１に対するDMA転送を
行うための処理に入る。すなわち、DMA第１チ
ヤンネルの表示レジスタ３３１−１に“１”をセ
ツトしこのDMAチヤンネルがビジイ状態になつ
たことを表示し、つぎに、入出力命令で指定され
ている主記憶１の転送開始アドレスをこのチヤン
ネルのDMAアドレスレジスタ３３２−１にセツ
トし、また同じ入出力命令で指定されている転送
すべきデータ長を指示するDMAデータレングス
の値をこのチヤンネルのDMAレングスレジスタ
３３３−１にセツトする。

ついで、入出力ポート３６−１のDMAチヤン
ネル番号レジスタ３６２DCHに、使用すべき
DMAチヤンネル番号の１をセツトし、これによ
りこの入出力ポート３６−１をDMAデータ転送
制御機構３３のDMA第１チヤンネルに接続する
（前述のように、各入出力ポート３６は、その
DMAチヤンネル番号レジスタ３６２DCHにDMA
チヤンネル番号をセツトすることにより、DMA
データ転送制御機構３３内にある該番号のDMA
チヤンネルを用いてDMAデータ転送を行なえる
ように構成されている）。さらにこの入出力ポー
ト３６−１に指定されたデータ転送に必要なパラ
メータをセツトする。

以上によつて、入出力装置４−１に対する
DMA転送を行なうためのマイクロプログラムの
前処理が完了し、つぎに、マイクロプログラムは
DMAデータ制御機構３３の中のDMA第１チヤン
ネルとこの入出力ポート３６−１に対しDMA転
送によるデータ入力（出力）転送開始を指令す
る。

以後、実際のデータ転送の制御は、DMAデー
タ転送制御機構３３の中のDMA第１チヤンネル
と入出力ポート３６−１とのハードウエアに移
り、これにより、もはや、前記マイクロプログラ
ムが介入することなく、DMAアドレスレジスタ
３３２−１で指定された主記憶１の開始番地へ
（から）DMAレングスレジスタ３３３−１で指定
された長さのデータが入出力装置４−１から
（へ）つぎつぎに前述のようにしてDMAデータ転
送される。

さて、このようにDMA第１チヤンネルがビジ
イ状態のときに、さらに例えば、入出力装置４−
２（これは例えばワークステーシヨンWSとす
る）に対する入出力命令が上位装置から発行され
たとする。

入出力命令を処理するマイクロプログラムは、
前述のように、入出力装置４−２が接続されてい
る入出力ポート３５−２のDMA動作表示レジス
タ３６１DOPを読み、これが“１”にセツトさ
れていることによりDMA転送を行うべきことを
識別する。つぎにDMAデータ転送制御機構３３
のDMA第１チヤンネルのDMA専有状態表示レジ
スタ３３１−１を読む。上述のように、現在これ
は“１”にセツトされビジイ状態を表示してい
る。そこで次に、DMA第２チヤンネルの表示レ
ジスタ３３１−２を読み、これがアイドル状態
（“０”）にあるのを識別すると、前述と全く同様
にして、レジスタ３３１−２を“１”にセツトし
てビジイ表示とし、DMAアドレスレジスタ３３
２−２にDMA開始番地を、またDMAレングスレ
ジスタ３３３−２にDMA転送を行うべきデータ
長をセツトし、入出力装置４−２の接続されてい
る入出力ポート３６−２のDMAチヤンネル番号
レジスタ３６２DCHにチヤンネル番号２をセツ
トし、さらにこのポート３６−２に指定されたデ
ータ転送に必要なパラメータをセツトする。以上
により、入出力装置４−２に対してDMA第２チ
ヤンネルを用いてDMA転送を行なうための前処
理を終り、ついで、このDMA第２チヤンネルお
よび入出力ポート３６−２に対しDMAデータ転
送開始を指令する。

このようにして、DMAデータ転送制御機構３
３に設けられている２個のDMAチヤンネルのハ
ードウエアを、Ｎ個の入出力ポート３５−１〜３
５−Ｎの中の任意の２個の入出力ポートに接続し
てこれらを介して並列にDMAデータ転送を実施
できることになる。

次に、入出力装置４−３に対する入出力命令が
上位装置より出されたとしよう。但し、入出力装
置４−３はプリンタ（RPT）でDMA転送の必要
のない入出力装置であるとする。この場合には前
述のように、ポート３６−３の表示レジスタ３６
１DOPには予め“０”が格納されているので、
前記マイクロプログラムはこれを読むことにより
DMA転送以外の転送方式であることを識別し、
それに従つて、DMA転送と関係なく予め定めら
れているフアームウエアによるデータ転送の処理
を行なう。

さて次に、さらに、入出力装置４−Ｎに対する
入出力命令が上位装置によつて発行されたとす
る。入出力装置４−Ｎは磁気デイスク（DISK）
でDMA転送の必要な入出力装置であるため、入
出力ポート３６−Ｎの表示レジスタ３６１DOP
には予め“１”がセツトされているものと仮定す
る。

前記マイクロプログラムは、このレジスタ３６
１DOPの“１”を読むことにより、DMA転送で
あることを識別し、ついで前述のようにDMA専
有状態表示レジスタ３３１−１の“１”を読みつ
ぎにレジスタ３３１−２の“１”を読むことによ
りDMA第１チヤンネルおよびDMA第２チヤンネ
ルともにビジイ状態であることを識別する。

このように、DMAチヤンネルのすべてがビジ
イ状態のときに、DMAデータ転送の要求が発生
した場合には、この要求はDMA待合せ行列用レ
ジスタフアイル３４を用いて構成されるDMA待
合せ行列に登録される。

すなわち、前記マイクロプログラムは、フアイ
ル３４の第３図に示すＱヘツドポインタレジスタ
３４１およびＱテイルポインタレジスタ３４２
に、この入出力ポート３６−Ｎに対応する入出力
ポート対応Ｑレジスタフアイル３４３−Ｎを示指
するポインタをセツトする（Ｑヘツドポインタレ
ジスタ３４１は待合せ行列の先頭に対応する入出
力ポート対応Ｑレジスタフアイル３４３を指示す
るポインタであり、またＱテイルポインタレジス
タ３４２は待合せ行列の最後尾に対応する入出力
ポート対応Ｑレジスタフアイル３４３を指示する
ポインタであるが、現在の場合DMA待合せ行列
に登録されているのは入出力ポート対応Ｑレジス
タフアイル３４３−Ｎ、つまり入出力装置４−Ｎ
が接続されている入出力ポート３６−Ｎだけであ
るために、Ｑヘツドポインタレジスタ３４１およ
びＱテイルポインタレジスタ３４２ともに入出力
ポート対応Ｑレジスタフアイル３４３−Ｎを指示
するポインタがセツトされることになる）。

つぎに、入出力ポート対応レジスタフアイル３
４３−ＮのリンクレジスタLRに０をセツトす
る。リンクレジスタLRはDMA待合せ行列の中で
自己の次の順番に登録される入出力ポート対応レ
ジスタフアイル３４３−Ｘを指示するポインタを
格納するレジスタであるが、現在の場合自己が最
後尾で、次の順番の入出力ポート対応レジスタフ
アイル３４３−Ｘが存在しないのでそれを示すた
めに上述のように０をセツトする。

前記マイクロプログラムは、ついで、この入出
力命令で指定されたDMA開始番地、DMAデータ
転送を行うべきデータ長その他このDMA転送を
行なうのに必要な各パラメータをフアイル３４３
−ＮのパラメータレジスタPRに格納する。

これで、入出力装置４−Ｎに対する入出力命令
はDMA待合せ行列に登録されたことになる。

さて、このような状態のときに、前述の入出力
装置４−２に対するDMA第２チヤンネルによる
DMAデータ転送の指定された全データ長に対す
る転送がさきに終了したとすると、入出力ポート
３６−２から終了情報がMPU３１に通報され
る。

これを受けると前記マイクロプログラムは、対
応するDMA第２チヤンネルのDMA専有状態表示
レジスタ３３１−２を“０”にリセツトして
DMA第２チヤンネルがアイドル状態になつたこ
とを表示し、さらに、入出力装置４−２に対する
入出力命令の終了にともなう必要な後処理を実行
する。

これがすむと、前記マイクロプログラムは
DMA待合せ行列用レジスタフアイル３４中の前
記Ｑヘツドポインタレジスタ３４１を読む。

もし、現在DMA待合せ行列中に登録されてい
る入出力命令（実際には入出力ポート対応Ｑレジ
スタフアイル３４３−Ｘ）がなければ、このＱヘ
ツドポインタレジスタ３４１には０が格納されて
いるが、現在の場合は、前述のように、入出力ポ
ート対応Ｑレジスタフアイル３４３−Ｎを指示す
るポインタが格納されている。これにより前記マ
イクロプログラムは、入出力ポート３６−Ｎに対
する入出力命令がDMA待合せ行列の先頭で待合
せ中であることを識別し、この入出力命令の待ち
合せ行列からの取りはずしと、その命令を実行す
るための処理とを開始する。

すなわち、現在アイドル状態にあるDMA第２
チヤンネルのDMA専有状態表示レジスタ３３１
−２に“１”をセツトしてこれをビジイ表示と
し、ついで、Ｑヘツドポインタレジスタ３４１の
内容が指示するレジスタフアイル３４３−Ｎの中
の、パラメータレジスタPRから各パラメータを
取出し、これらをそれぞれDMA第２チヤンネル
のDMAアドレスレジスタ３３２−２、DMAレン
グスレジスタ３３３−２と、さらにまた、入出力
ポート３６−Ｎの必要なパラメータ格納場所に転
送セツトする。

つぎに、レジスタフアイル３４３−Ｎに対応す
る入出力ポート３６−ＮのDMAチヤンネル番号
レジスタ３６２DCHにDMA第２チヤンネルを指
定する数２をセツトし、DMAデータ転送制御機
構３３のDMA第２チヤンネルおよび入出力ポー
ト３６−Ｎに対しDMA転送の開始を指令する。
これにより、入出力装置４−Ｎに対する入出力命
令は、以後、マイクロプログラムと独立に、
DMAデータ転送制御機構３３のDMA第２チヤン
ネルによるDMAデータ転送として実行される。

一方、前記マイクロプログラムは、実行に移さ
れたこの入出力命令をDMA待合せ行列から取り
はずすために、待合せ行列用レジスタフアイル３
４の中の、Ｑヘツドポインタレジスタ３４１の内
容が指示するレジスタフアイル３４３−Ｎの中の
リンクレジスタLRの内容（現在の例では前述の
ように０であるが、一般の場合にはDMA待合せ
行列中の次の順番の入出力対応Ｑレジスタフアイ
ルを指示するポインタが格納されている）をこの
Ｑヘツドポインタレジスタ３４１に転送する。こ
の更新により、Ｑヘツドポインタレジスタ３４１
の内容は、DMA待合せ行列で待合せ中の入出力
命令がある場合には、常にその先頭に登録されて
いる入出力ポート対応Ｑレジスタフアイル３４３
−Ｘを指示し、もしDMA待合せ行列が空の場合
には０が格納されていることになる。

さて次に、DMA待合せ行列中にすでに何個か
の入出力命令が登録されている状態のときに、新
らしく入出力装置４−Ｋに対する入出力命令が上
位装置より発行されたとし、この入出力装置４−
Ｋが接続されている入出力ポート３６−Ｋの
DMA動作表示レジスタ３６１DOPには“１”が
セツトされDMA転送を指定していたとする。

前記マイクロプログラムは、この表示レジスタ
３６１DOPの“１”を読んでDMA転送であるこ
とを識別し、つぎにDMA専有表示レジスタ３３
１−１および３３１−２の“１”をつぎつぎに読
んで、DMA第１チヤンネルおよびDMA第２チヤ
ンネルがともにビジイ状態であることを識別す
る。そこでこの入出力命令をDMA待行列の最後
尾に登録することになるが、それは下記のように
行なう。

すなわち、Ｑテイルポインタレジスタ３４２の
内容が指示する入出力ポート対応Ｑレジスタフア
イル３４３−Ｍ（と仮定）のリンクレジスタLR
（現在これがDMA待合せ行列の最後尾になつてい
るので、前述のように、ここには０が格納されて
いる）に、新らしく最後尾として登録されるＱレ
ジスタフアイル３４３−Ｋを指示するポインタを
格納し、次にレジスタフアイル３４３−Ｋのリン
クレジスタLRの内容を０とし、またこのレジス
タフアイル３４３−ＫのパラメータレジスタPR
にこの入出力命令で指定されるDMA開始番地、
DMAデータ転送を行うべきデータ長その他必要
なパラメータをそれぞれ転送格納する。

さらに、Ｑテイルポインタレジスタ３４２の内
容として、新たにDMA待合せ行列の最後尾に登
録したＱレジスタフアイル３４３−Ｋを指示する
ポインタを格納し、かくして新しく発行された入
出力装置４−Ｋに対する入出力命令のDMA待合
せ行列の最後尾への登録が完了する。

以上述べたように、DMA待合せ行列からの取
はずしには、Ｑヘツドポインタレジスタ３４１を
参照して行列の先頭の入出力ポート対応Ｑレジス
タフアイルから行ない、また、DMA待合せ行列
への登録にはＱテイルポインタレジスタ３４２を
参照して行列の最後尾に新らしく入出力ポート対
応Ｑレジスタフアイルを登録するという方法で行
なう。また、待合せ行列に登録された順番に関す
る情報は、各入出力ポート対応Ｑレジスタフアイ
ル中に設けられたリンクレジスタLRに自己の次
の順番に登録された入出力ポート対応Ｑレジスタ
フアイルを指示するポインタを格納することによ
つて保持される。

以上に、特定の場合についてのDMA待合せ行
列への登録および待合せ行列からの取はずしにつ
いて説明したが、これにより一般の場合の動作は
明らかであろう。

以上述べたように、本実施例によると、Ｎ個の
入出力ポートの中の任意のポートをDMA指定す
ることによりそれに接続される入出力装置に
DMAデータ転送によるデータ入出力を行なうこ
とができる。

本実施例の場合には、DMAデータ転送制御機
構３３の中に２個の独立なDMAチヤンネルを設
け２個までの入出力装置に対して並列にDMA転
送を可能とするように構成したが、このDMAチ
ヤンネルの個数は勿論１チヤンネルでもよいし、
また必要に応じてその数を更に多くしてもよい。

本実施例によると、すべてのDMAチヤンネル
が、DMAデータ転送を必要とする任意の入出力
ポートに、DMAデータ転送の必要が生ずるごと
にダイナミツクに接続替され、指定されたデータ
転送を実施することが可能である。

また、すべてのDMAチヤンネルがビジイ状態
のときに発行された、DMAデータ転送を必要と
する入出力装置に対する入出力命令は、いつたん
DMA待合せ行列に登録され、いずれかのDMAチ
ヤンネルがアイドルになるごとに、先に登録され
たものから順番に待合せ行列から取りはずされて
実行にうつされる。こうして限られた個数の
DMAチヤンネルのハードウエアをフルに活用す
ることができる。

なお、以上に示した各レジスタや各レジスタフ
アイルの構成あるいは各情報の形式は単に一例を
示したもので本発明は何もこれらに制限されるも
のではない。例えば、入出力対応Ｑレジスタフア
イルの中に、対応する入出力ポートに出された入
出力命令をそのままの形で格納するようなレジス
タを設けてもよい。

また、本実施例においては入出力装置と主記憶
との間のデータ転送について扱かつたが、勿論、
入出力装置と入出力制御装置内の記憶域との間の
データ転送についても殆んど同様に応用できるこ
とは明らかである。

以上述べたように、本発明を用いると設けられ
たすべてのDMAチヤンネルが、DMAデータ転送
を必要とする任意の入出力ポートにDMAデータ
転送の必要が生ずるごとにダイナミツクに接続替
されて指定されたデータ転送を実施するような入
出力制御方式を提供することができる。

しかも、設けられたDMAチヤンネル数以上の
入出力ポートに並列にDMAデータ転送要求が起
ると、オーバーフローした要求は一時DMA待合
せ行列に登録されて、いずれかのDMAチヤンネ
ルがアイドルになるごとに、先入れ先出しの規則
に従つて順番に処理されるようにすることもでき
る。

この結果、限られた数のDMAチヤンネルとい
うハードウエア資源を、より有効に活用し得る柔
軟性に富んだ入出力制御方式を提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は上記実施例の中のDMAデータ転送制御
機構の詳細を示すブロツク図、第３図は上記実施
例の中のDMA待合せ行列用レジスタフアイルお
よび入出力ポートの詳細を示すブロツク図および
第４図Ａ，Ｂ，Ｃは本実施例で用いる各種情報の
形式を説明するための図である。 図において、１……主記憶、２……主記憶バ
ス、３……入出力制御装置、４−１〜４−Ｎ……
入出力装置、３１……マイクロプロセツサユニツ
トMPU、３２……ローカルバス制御部、３３…
…DMAデータ転送制御機構、３４……DMA待合
せ行列用レジスタフアイル、３５……主記憶バス
制御部、３６−１〜３６−Ｎ……入出力ポート、
３７……ローカルバス、３３１−１，３３１−２
……DMA専有状態表示レジスタ、３３２−１，
３３２−２……DMAアドレスレジスタ、３３３
−１，３３３−２……DMAレングスレジスタ、
３３４−１，３３４−２……DMAデータ転送制
御部、３３５，３４４，３６４……指令コードレ
ジスタ、３３６，３４５，３６５……データレジ
スタ、３４１……Ｑヘツドポインタレジスタ、３
４２……Ｑテイルポインタレジスタ、３４３−１
〜３４３−Ｎ……入出力ポート対応Ｑレジスタフ
アイル、LR……リンクレジスタ、PR……パラメ
ータレジスタ、３６１……DMA動作表示レジス
タDOP、３６２……DMAチヤンネル番号レジス
タDCH、３６３……データ転送制御部。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶および入出力制御装置内記憶部の少な
   くとも一方と入出力装置との間のデータ転送を制
   御するダイレクトメモリアクセスデータ転送制御
   手段を備えた入出力制御方式において、 入出力装置の接続される複数の入出力ポートの
   それぞれがダイレクトメモリアクセスデータ転送
   のできるポートか否かを判定するポート判定手段
   と、 ダイレクトメモリアクセスチヤンネルが占有さ
   れているか否かを判定する占有状態判定手段と、 前記ポート判定手段でダイレクトメモリアクセ
   スデータ転送可能と判定されたポートと前記占有
   状態判定手段で占有されていないと判定されたダ
   イレクトメモリアクセスチヤンネルとを接続する
   接続手段と を有することを特徴とする入出力制御方式。 ２ 主記憶および入出力制御装置内記憶部の少な
   くとも一方と入出力装置との間のデータ転送を制
   御するダイレクトメモリアクセスデータ転送制御
   手段を備えた入出力制御方式において、 入出力装置の接続される複数の入出力ポートの
   それぞれがダイレクトメモリアクセスデータ転送
   のできるポートか否かを判定するポート判定手段
   と、 ダイレクトメモリアクセスチヤンネルが占有さ
   れているか否かを判定する占有状態判定手段と、 前記ポート判定手段でダイレクトメモリアクセ
   スデータ転送可能と判定されたポートと前記占有
   状態判定手段で占有されていないと判定されたダ
   イレクトメモリアクセスチヤンネルとを接続する
   接続手段と、 前記ダイレクトメモリアクセスチヤンネルがす
   べて占有されていると判定された場合にダイレク
   トメモリアクセスデータ転送の待合せを行なうた
   めの待合せ制御手段と を有することを特徴とする入出力制御方式。