JPH08106793A

JPH08106793A - 一括消去型不揮発性記憶装置とその消去方法

Info

Publication number: JPH08106793A
Application number: JP26122894A
Authority: JP
Inventors: Masato Takahashi; 正人高橋; Takeshi Furuno; 毅古野; Masashi Wada; 正志和田; Kenji Kosakai; 健司小堺; Hideaki Kameyama; 英明亀山
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1994-09-30
Filing date: 1994-09-30
Publication date: 1996-04-23

Abstract

(57)【要約】（修正有）【目的】低電源電圧により確実に消去動作を行う。【構成】消去単位のメモリセルについて消去基準電圧
のもとに一括して消去動作及び消去判定動作を行う消去
動作、消去単位について負のしきい値電圧に過消去され
たメモリセルの存在するデータ線を検出し、該データ線
に設けられたメモリセルに対して書き込み動作に対して
絶対値的に小さくされた電位での書き込みを行う第１の
書き戻し動作、並びに消去単位について所望の消去状態
に比べて小さなしきい値電圧に過消去されたメモリセル
を検出し、第１の書き戻し動作と同様な電位で書き込み
動作を行う第２の書き戻し動作を順次に行い、消去状態
でのしきい値電圧のバラツキを圧縮することにより広い
温度保証範囲を確保する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一括消去型不揮発性
記憶装置（以下、単にフラッシュメモリという）とその
消去方法に利用して有効な技術に関するものである。

【０００２】

【従来の技術】フラッシュメモリは、書き込み動作にお
いて不揮発性記憶素子（以下、単にメモリセルという）
のドレイン電位を４Ｖ程度にし、コントロールゲートが
接続されたワード線を１１Ｖ程度にすることにより、ド
レイン近傍で発生したホットエレクトロンをフローティ
ングゲートに注入してしきい値電圧を高い状態（論理
“０”）にする。消去動作では、ソース電位を４Ｖ程度
にし、上記ワード線を−１０Ｖ程度にしてトンネル電流
を発生させてフローティングゲートに蓄積された電荷を
引き抜いてしきい値電圧を低い状態（論理“１”）にす
る。

【０００３】図２３（Ａ）に示すように、消去前の初期
状態では、上記のように“１”に対応したメモリセル群
３０１と、“０”に対応したメモリセル群３０２があ
り、消去に先立って読み出しを行って“１”のメモリセ
ルを選びだして書き込み動作（pre-write)及び読み出し
動作（pre-verify) を行って（Ｂ）のように全てのメモ
リセルを“０”状態にした後に（Ｃ）のように一括消去
(erase) 及び読み出し動作(erase verify) を行う。

【０００４】このとき、トンネル酸化膜厚や不純物プロ
ファイルなどのプロセスバラツキや内部電位の寄生抵抗
による影響などにより、一括消去によるしきい値電圧の
バラツキにより過消去状態（デプリート不良）のものが
生じてしまう。このような負のしきい値電圧のメモリセ
ルが１つでも存在すると、そのメモリセルが接続された
ワード線が非選択状態でも、メモリセルに電流が流れて
しまい、読み出し不能になる。そこで、上記過消去のメ
モリセルを検出して書き戻しを行って上記デプリート不
良を防止するものが各種提案されている。このようなデ
プリート不良対策に関しては、特開平４−６６９８号公
報、特開平４−２２２９９４号公報、特開平５−８９６
８８号公報等がある。

【０００５】

【発明が解決しようとする課題】フラッシュメモリで
は、読み出しや書き込み動作に比べて消去動作が遅い。
このため、使い勝手の向上のために消去動作の最中で
も、一定のコマンドの入力により消去動作を一旦止め
て、消去対象以外のメモリセルについて読み出しができ
るようにしてある（以下、このような機能を消去サスペ
ンド機能という）。

【０００６】最近、フラッシュメモリについては、ファ
イル、ディスクメモリの置き替え用途のため消去単位の
縮小化の要求が高まっている。これに対して、図２２に
示した従来のようにメモリアレイを作成すると、ソース
線の分割のためにメモリアレイサイズが増大してしま
う。

【０００７】そこで、図２に示したように、ソース線分
割により消去単位縮小を図るのではなく、印加電圧によ
り消去単位の縮小を図ることが考えられる。すなわち、
消去対象のメモリセルが接続されたワード線Ｗ００６に
−１０Ｖ、非消去対象のメモリセルが接続されたワード
線に２Ｖ、ソース線に４Ｖを印加する。消去対象のメモ
リセルにはコントロールゲート、ソース間に１４Ｖの電
位差が加えられることになり、消去が進行する。このよ
うな手法により、従来のソース線の分割手法に伴うよう
なメモリアレイサイズの増大もなく、消去単位をワード
線単位（４０１Ａ）まで縮小させることができる。ま
た、従来のような消去単位（４０１Ｂ）についても、複
数のワード線に対して−１０Ｖを印加することにより同
様に一括して消去させることができる。

【０００８】しかしながら、図２のようなメモリアレイ
構成では、消去単位の縮小という点で有利である反面、
消去サスペンド機能に問題が生じることが本願発明者の
研究によって明らかにされた。例えば、メモリセル４１
６がデプリートした場合、消去対象のメモリセル４１
４、４１５以外、消去対象外の４１１、４１２、４１３
も読み出し不能となってしまう。つまり、デプリート不
良を検出して書き込み（書き戻し）完了するまでサスペ
ンド動作を遅延させる必要がある。

【０００９】また、上記書き戻し手法では、書き戻しに
よる保証電源下限Ｖccmin の悪化の問題がある。フラッ
シュメモリにおいても電源電圧Ｖccが約３Ｖ程度の低電
圧化が検討されており、このような低電源電圧化に伴い
消去動作によるしきい値電圧を低くせざるを得なくなる
ために、上記デプリート不良が発生する可能性がいっそ
う高くなって、フラッシュメモリの低電源電圧化の大き
な障害になるものである。

【００１０】この発明の目的は、高精度かつ小消去単位
での消去動作を実現した一括消去型不揮発性記憶装置と
その消去方法を提供することにある。この発明の他の目
的は、低電源電圧での消去動作を実現した一括消去型不
揮発性記憶装置とその消去方法を提供することにある。
この発明の他の目的は、低電圧での安定した動作を実現
した一括消去型不揮発性記憶装置とその消去方法を提供
することにある。この発明の更に他の目的は、消去中断
機能を有し、かつ小消去単位での消去動作を実現した一
括消去型不揮発性記憶装置とその消去方法を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、書き込み動作によってフロ
ーティングゲートに蓄積された電荷をソース側に放出さ
せて消去を行うようにしたメモリセルがマトリックス配
置されてなるメモリアレイを備えた一括消去型不揮発性
記憶装置において、消去モードのときに消去単位のメモ
リセルを読み出してフローティングゲートに電荷が蓄積
されていないメモリセルに対して書き込み動作及び書き
込み判定動作を行うプレライト動作と、上記消去単位の
メモリセルについて消去基準電圧のもとに一括して消去
動作及び消去判定動作を行う消去動作と、上記消去単位
について負のしきい値電圧に過消去されたメモリセルの
存在するデータ線を検出し、かかるデータ線に設けられ
たメモリセルに対して上記書き込み動作に対して絶対値
的に小さくされた電位での書き込みを行う第１の書き戻
し動作と、上記消去単位について所望の消去状態に比べ
て小さなしきい値電圧に過消去されたメモリセルを検出
し、上記第１の書き戻し動作と同様な電位で書き込み動
作を行う第２の書き戻し動作とを順次に行う自動消去回
路を設ける。

【００１２】

【作用】上記した手段によれば、第１の書き戻し動作に
おいて読み出し不能の原因である過消去（デプリート）
されたメモリセルが解消でき、第２の書き戻し動作によ
り消去状態でのしきい値電圧のバラツキの圧縮がなされ
るから広い温度保証範囲を確保することができるととも
に、上記消去動作開始から第１の書き戻しが完了する間
だけ消去中断を禁止すればよいからそれ以外での消去サ
スペンド機能を実現することができる。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、書き込み動作によっ
てフローティングゲートに蓄積された電荷をソース側に
放出させて消去を行うようにしたメモリセルがマトリッ
クス配置されてなるメモリアレイを備えた一括消去型不
揮発性記憶装置において、消去モードのときに消去単位
のメモリセルを読み出してフローティングゲートに電荷
が蓄積されていないメモリセルに対して書き込み動作及
び書き込み判定動作を行うプレライト動作と、上記消去
単位のメモリセルについて消去基準電圧のもとに一括し
て消去動作及び消去判定動作を行う消去動作と、上記消
去単位について負のしきい値電圧に過消去されたメモリ
セルの存在するデータ線を検出し、かかるデータ線に設
けられたメモリセルに対して上記書き込み動作に対して
絶対値的に小さくされた電位での書き込みを行う第１の
書き戻し動作と、上記消去単位について所望の消去状態
に比べて小さなしきい値電圧に過消去されたメモリセル
を検出し、上記第１の書き戻し動作と同様な電位で書き
込み動作を行う第２の書き戻し動作とを順次に行う。

【００１４】

【作用】上記した手段によれば、第１の書き戻し動作の
実施により読み出し不能の原因である過消去（デプリー
ト）されたメモリセルが解消でき、第２の書き戻し動作
の実施により消去状態でのしきい値電圧のバラツキの圧
縮がなされるから広い温度保証範囲を確保することがで
きるとともに、上記消去動作開始から第１の書き戻しが
完了する間だけ消去中断を禁止すればよいからそれ以外
での消去サスペンド機能を持たせることができる。

【００１５】

【実施例】図１には、この発明に係るフラッシュメモリ
の全体ブロック図が示されている。同図の各回路ブロッ
クは、公知の半導体集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板上において形成され
る。

【００１６】メモリセルアレイ１０１は、後述するよう
にコントロールゲートとフローティングゲートとを備
え、書き込み動作によってフローティングゲートに蓄積
された電荷をソース側に放出させて消去を行うようにし
たメモリセルがマトリックス配置されて構成される。Ｘ
デコーダ１０２は、かかるメモリセルのコントロールゲ
ートが接続されたワード線の選択信号を形成する。Ｙデ
コーダ１０３は、上記メモリセルのドレインが接続され
たデータ線（ビット線又はディジット線とも呼ばれる場
合がある）の選択動作を行う。

【００１７】制御回路１０４は、外部から供給される信
号により動作モードの判定や、選択されたデータ線から
の読み出し信号をセンスして外部端子から送出させる読
み出し回路、あるいは外部端子から入力された書き込み
データを上記選択されたデータ線に伝える書き込み回
路、及び一連の書き込み動作や消去動作のシーケンス制
御を行う回路が含まれる。

【００１８】図２には、上記メモリセルアレイの一実施
例の回路図が示されている。同図には、データ線Ｄ００
１〜Ｄ００６と、ワード線Ｗ００１〜Ｗ００６と、これ
らのデータ線Ｄ００１〜Ｄ００６とワード線Ｗ００１〜
Ｗ００６の交点に設けられたメモリセルが代表として例
示的に示されている。メモリセルのコントロールゲート
は、対応するワード線Ｗ００１〜Ｗ００６に接続され、
メモリセルのドレインは、対応するデータ線Ｄ００１〜
Ｄ００６に接続される。そして、メモリセルのソース
は、共通のソース線Ｓに接続される。このようなソース
線Ｓの共通化により、メモリセルアレイの高集積化を実
現している。

【００１９】図３には、この発明に係るフラッシュメモ
リにおけるメモリセルの一実施例の概略断面図が示され
ている。Ｐ型不純物が導入された半導体基板５０３に、
例えばＮ型不純物が導入された多結晶シリコンよりなる
コントロールゲート５０１、例えばＮ型不純物が導入さ
れた多結晶シリコンよりなるコントロールゲート５０２
とがシリコン酸化膜及びシリコン窒化膜等からなる層間
絶縁膜５０７を挟んで積み重ねられて形成される。上記
半導体基板５０３とフローティングゲート５０２との間
には、シリコン酸化膜によりる薄い厚さとされたトンネ
ル絶縁膜５０６が形成さている。

【００２０】２つのメモリセルのソース領域５０９が共
通に形成され、Ｎ型不純物が導入された多結晶シリコン
層からなるソース線５０４と接続される。上記ソース領
域５０９に対して上記フローティングゲート５０２、コ
ントロールゲート５０１を挟んでドレイン領域５０８が
形成される。特に制限されないが、書き込み特性向上の
ため、ドレイン領域５０８にはホウ素、砒素などの不純
物が導入され、消去特性向上のため、ソース領域にはリ
ン、砒素などのＮ型不純物が導入されている。上記ドレ
イン領域５０８は、アルミニュウム系の金属材料により
形成されたデータ線５０５に接続される。

【００２１】図４には、この発明に係るフラッシュメモ
リにおけるメモリセルの一実施例の概略レイアウト図が
示されている。（Ａ）には、ソース，ドレインの拡散層
と、フローティングゲートＦＧ及びワード線（コントロ
ルーゲート）ＳＧ及びソース線ＴＧが示されて、（Ｂ）
には、データ線が示されている。（Ａ）と（Ｂ）とは、
コンタクト穴ＣＯＮＴが同じ位置になるように重ねられ
る。第２層目の多結晶シリコン層ＳＧからなるワード線
と、第３層目の多結晶シリコン層ＴＧからなるソース線
とはそれぞれの一部がオーバーラップするように横方向
に延長される。フローティンゲートは、第１層目からな
る多結晶シリコン層ＦＧにより構成される。

【００２２】図５ないし図７には、この発明に係るフラ
ッシュメモリの消去方法の一実施例を説明するための概
略フローチャート図が示されている。図８には、それに
対応したメモリセルのしきい値電圧の分布図が示されて
いる。以下、これらの図５ないし図８を参照して、この
発明に係る消去方法を説明する。

【００２３】図５において、ステップ７０１において消
去モードを指示する消去コマンド、消去対象アドレスが
制御回路に入力される。制御回路では、上記消去コマン
ドと消去対象アドレスを解読して、ステップ（１）を実
行する。ステップ（１）では、プレライト（Pre-write)
とプレベリファイ(Pre-verify)が行われる。つまり、図
８（Ａ）に示すように、消去前（初期）の状態では、書
き込み動作によって高いしきい値電圧Ｖthを持つように
された論理“０”のメモリセル群と、消去状態（論理
“１”）のメモリセル群が存在するので、かかる消去単
位に含まれるメモリセルの読み出しを行い、しきい値電
圧が低くされているもの、言い換えるならば消去状態
（論理“１”）にあるメモリセル群を図５のステップ７
０２のプレベリファイにより検出すると、かかるメモリ
セルに対してステップ７０３により書き込み動作を行う
ようにする。

【００２４】このような動作は、先頭のメモリセルは、
Ｘアドレスが消去単位のスタートアドレスに設定され、
そのアドレスについて上記ステップ７０２と７０３によ
るプレライトが実施されると、Ｙアドレスを更新して最
終のＹアドレスまで繰り返して行うようにされる。な
お、上記書き込み動作は、単位時間だけ書き込み動作を
行い、その結果をプレベリファイで読み出して所望のし
きい値電圧に達するまで行われる。このような書き戻し
が所定回数をオーバーすると、回数オーバーとして消去
不能のエラーとして動作が終了させられる。このような
ステップ（１）により、図８（Ｂ）のように、消去単位
の全てのメモリセル群が“０”に対応した分布のしきい
値電圧を持つようにされる。

【００２５】図５のステップ（２）では、上記消去単位
に対応してた全てのメモリセルに対して一括消去が行わ
れる。この消去動作では、適当な単位時間での消去とそ
の消去ベリファイが繰り返して実施される。つまり、同
図では省略されているが、消去対象のメモリセルについ
て、上記単位時間での消去動作の後に１セルずつ読み出
しを実施し、消去対象の全てのメモリセルが消去状態
（“１”）と判定されままで消去動作と消去ベリファイ
とが繰り返して実施される。

【００２６】上記消去単位とその消去動作は、図２の実
施例回路を用いて説明すると、消去対象４０１Ｂのよう
に複数のワード線の単位にて消去動作を行う場合、消去
対象のメモリセルが接続されたワード線Ｗ００４〜Ｗ０
０６に対して−１０Ｖ程度の電圧が前記Ｘデコーダ回路
１０２から供給される。消去対象外のワード線Ｗ００１
〜Ｗ００３に対しては２Ｖ程度の電圧が上記Ｘデコーダ
回路１０２から供給される。上記メモリセルのソース線
Ｓには４Ｖ程度の電圧が供給される。このようにして、
消去対象４０１Ｂのメモリセルに対してはコントロール
ゲートとソースの間に１４Ｖのような高電圧が印加さ
れ、フローティングゲートからソースへのトンネル電流
が流れて、フローティングゲートの蓄積電荷がソースに
引き抜かれる。これに対して、消去対象外のメモリセル
に対してはコントロールゲートとソース間に２Ｖのよう
な低電圧しか印加されないから、上記のようなトンネル
電流は発生せずにフローティンクゲートの蓄積電荷がそ
のまま維持される。

【００２７】上記ステップ（２）による消去動作と消去
ベリファイにより、消去対象の全てのメモリセルのしき
い値電圧の分布は、図８（Ｃ）のように、最も高いしき
い値電圧を持つメモリセルのしきい値電圧が消去ベリフ
ァイ電位となるような分布とされる。このとき、一部の
メモリセルにおいては過消去により負（−）のしきい値
電圧を持つような過消去状態８０１が生じてしまうこと
がある。

【００２８】このような負のしきい値電圧を持つメモリ
セル８０１が存在すると、次のような問題が生じる。図
２の実施例回路において、メモリセル４１６が負のしき
い値電圧となった（デプリートした）場合、これに接続
されたワード線Ｗ００６が非選択状態の０Ｖの状態で
も、メモリセル４１６のドレイン，ソース間に電流が流
れることになる。例えば、上記メモリセル４１６が接続
された同じデータ線Ｄ００１に接続されたメモリセル４
１１を選択して、それに保持されている論理“０”の読
み出しを行おうとしても、上記デプリートによって論理
“１”が出力される。このようにデータ線において１つ
でもデプリートのメモリセルがあると、そのデータ線の
読み出しが不能になってしまう。

【００２９】デプリートセルは、２つの発生モードをも
って発生する。その１つのモードは、メモリセル外部か
ら又はメモリセルの製造工程起因の水分による増速消去
によるものである。これは、水分がメモリセルのソース
部に侵入することにより、ソーストンネル絶縁膜の電界
が増強されるために発生するもので、消去後のしきい値
電圧は比較的大きな負電圧を持っており、上記８０１の
ように落ちこぼれビットとして現れる。

【００３０】これに対して、もう１つのモードは、トン
ネル絶縁膜の膜厚、ソース寄生抵抗、ソース拡散層の不
純物プロファイルなどの工程プロセスバラツキにより生
じるものがある。これは、特に、低電源電圧化に伴って
顕著になるモードであって、消去後のしきい値電圧は負
電圧にはならないが０Ｖ付近の小さなしきい値電圧を持
つもの８０２である。これら０Ｖ付近の小さなしきい値
電圧を持つもの８０２は、温度変化等によりメモリ電流
を流す場合があるので潜在的なデプリート不良というよ
うなものである。

【００３１】この実施例では、上記のような２つの不良
モードに対応して、図６に示したステップ（３）による
第１のデプリートベリファイ（第１の書き戻し動作）
と、図７に示したステップ（４）による第２のデプリー
トベリファイ（第２の書き戻し動作）とを行うようにさ
れる。

【００３２】図６において、Ｙアドレスを消去対象のス
タートアドレスに設定し、Ｘアドレスをスタートアドレ
スに設定する。そして、デプリートベリファイ７０４で
は、ワード線の電位を０Ｖにして、言い換えるならば、
デプリートベリファイ電位（１）を０Ｖにして、負のし
きい値電圧を持つことによりメモリ電流が流れるメモリ
セルを探し出し、書き戻し７０５を行うようにする。こ
の書き戻し７０５では、前記のようなステップ（１）で
のプレライトとは異なり、言い換えるならば、“１”に
消去されたメモリセルが“０”のように本来の書き込み
と同じようにされてしまうのを防ぐために、ワード線の
電位は通常の書き込み動作のときのように＋１１Ｖでは
なく、４Ｖ程度の低い電位により行われる。このとき、
ドレインが接続されたデータ線は、通常の書き込み動作
と同じく４．２Ｖ程度にされる。

【００３３】このときの書き込み動作は、データ線単位
で行われる。つまり、デプリートベリファイ７０４では
どのメモリセルにデプリート不良があるか不明であるの
で、１つのＹアドレスに対して全てのＸアドレスのメモ
リセルにデプリート不良がなくなるまで繰り返し、次い
でＹアドレスを更新して上記同様な動作を繰り返すこと
により、消去対象の全てのメモリセルについて負のしき
い値電圧を持つデプリート不良群８０１を解消させる。

【００３４】図７において、Ｙアドレスを消去対象のス
タートアドレスに設定し、Ｘアドレスをスタートアドレ
スに設定する。そして、デプリートベリファイでは、上
記のような０Ｖに近いしきい値電圧を探し出すために、
ワード線の電位を１．２Ｖにして、言い換えるならば、
デプリートベリファイ電位（２）を１．２Ｖにして、そ
れ以下の小さなしきい値電圧を持つことによりメモリ電
流が流れるメモリセルを探し出し、書き戻しを行うよう
にする。この書き戻しでは、前記のようなステップ
（３）と同様にワード線（コントロールゲート）を４Ｖ
程度の低い電位にして行われる。このとき、ドレインが
接続されたデータ線は、通常の書き込み動作と同じく
４．２Ｖ程度にされる。

【００３５】このときの書き戻し動作は、メモリセル単
位で行われる。つまり、デプリートベリファイにより、
かかるデプリート不良が判明するためにそのメモリセル
毎にデプリート不良がなくなるまで繰り返し、次いでＸ
アドレスを更新して上記同様な動作及びＹアドレスを更
新して同様な動作を繰り返すことにより、消去対象の全
てのメモリセルについて小さなしきい値電圧を持つデプ
リート不良群８０２を解消させる。これにより、消去時
の温度に対して読み出し時の温度が異なるときでも動作
保証の確保を行うようにすることができる。

【００３６】図９には、メモリセルの書き戻し特性が示
されている。この発明における書き戻しを動作では、ワ
ード線の電位を最終メモリセルしきい値電圧から算出
し、４Ｖ程度の低い電圧とした。上記のようなデプリー
トモードのうち、負電圧のしきい値電圧によるものの場
合、フローティングゲート、ドレイン間の電界が大きく
なり、その分書き戻し速度は速くなる。これに対して、
同じデータ線に接続された消去正常終了セルについて
は、フローティングゲート、ドレイン間の電界が比較的
大きくならず書き戻し速度は遅くなる。

【００３７】しきい値電圧が比較的大きい場合には、逆
にしきい値電圧の低下が生じる。これは、図１０（Ｂ）
に示したように、比較的高いしきい値電圧を持ったメモ
リセルでは、フローティングゲートにホットホール注入
が生じるための現象である。図１０（Ａ）においては、
負のしきい値電圧をもったメモリセルに対して、ドレイ
ン近傍で発生したホットキャリアがフローティンクゲー
トに注入されて、そのしきい値電圧を正の方向に変化さ
せる原理が示されている。

【００３８】上記のようにして、図９の特性図に示すよ
うに、ステップ（２）における消去動作でのメモリセル
のしきい値電圧は、正の方向に大きなしきい値電圧を持
つのは低くされ、負電圧及び小電圧にされたものはそれ
が解消されて、全体として消去状態でのしきい値電圧が
小さな範囲に収まることとなり、このような高精度の消
去状態の制御により、電源電圧Ｖccを約３Ｖのような低
電源電圧化にも適用できるものとなる。

【００３９】上記図５ないし図７に示したようなステッ
プ（１）ないし（４）による消去と書き戻しが実施され
たメモリセルのしきい値電圧の分布は、図８（Ｄ）に示
したように小さな範囲に高精度に収めることができ、広
い温度保証を実現することができるものとなる。以下の
表１には、各動作での動作電圧の例が示されている。表
１において ── はフローティング状態を示してい
る。

【００４０】

【表１】

【００４１】図１１と図１２には、この発明に係る消去
動作の概略を説明するための一実施例の概略タイミング
図が示されている。同図の時間軸は、全体の動作シーケ
ンスを表すために消去や書き戻しの部分が圧縮して示さ
れている。そして、同図においては、図５ないし図７の
概略フローチャート図に対応した消去シーケンスの全体
を概念的に示すものであり、実際の消去シーケンスに忠
実に一対応されたものではない。

【００４２】図１１のプレライト時には、書き込みベリ
ファイ起動信号により、メモリセルが順次に選ばれて、
消去状態にあるメモリセルに対しては、消去対象のワー
ド線電位が高くされてプレライトが行われる。消去非対
象のワード線とソース線は０Ｖのままにされている。

【００４３】消去動作では、消去信号が発生されて、消
去対象ワード線の電位は、−１０Ｖのような負電圧にさ
れ、ソース線の電位は＋４Ｖのような比較的高い電圧と
される。このとき、消去非対象ワード線の電位は、２Ｖ
程度の消去阻止電位に設定される。つまり、消去を行わ
ないワード線に接続されたメモリセルでは、ソースとコ
ントロールゲートとの間の電位差が２Ｖ程度にしかなら
ないからトンネル電流が発生しない。

【００４４】消去ベリファイでは、消去ベリファイ起動
信号によりメモリセルの読み出しが行われる。このと
き、消去ベリファイ電位により高いしきい値電圧を持つ
ものがあれば、上記消去動作が繰り返して行われる。全
てのメモリセルにおいて消去ベリファイ電位により高い
しきい値電圧を持つメモリセルが無いように消去動作が
繰り返して行われる。同図には、そのうち１回分の消去
動作と消去ベリファイとが例示的に示されている。

【００４５】次いで、図１２に示すように、デプリート
ベリファイ（１）と書き戻し動作が行われる。このデプ
リートベリファイ（１）ではワード線は０Ｖにされる。
書き戻しのワード線電位は、前記のように約＋４Ｖの低
い電圧により実施される。デプリートブリファイ（１）
が終了すると、デプリートベリファイ（２）と書き戻し
動作が行われる。このデプリートベリファイ（２）で
は、ワード線は前記のように１Ｖ程度の低い電圧にされ
るが同図では省略されている。

【００４６】上記実施例の消去方法において、ステップ
（１）のプレライト動作を省略することができる。つま
り、ステップ（１）を省略し、ステップ（２）による消
去動作を行うと、論理“１”状態のメモリセルは必然的
に過消去状態にされてしまう。つまり、論理“１”のメ
モリセルに対して上記のような消去動作を行わせると、
負のしきい値電圧を持つようになってしまう。しかしな
がら、この発明に係る消去方法及び自動消去回路では、
ステップ（３）により、上記のような過消去によって負
のしきい値電圧を持つようにされたメモリセルをデプリ
ートベリファイ（１）により探し出して、その書き戻し
が行われるから実質的には何ら問題になることはない。

【００４７】図１３には、この発明に係るサスペンド機
能を説明するためのフローチャート図が示され、図１４
にはタイミング図が示されている。サスペンド（消去中
断）機能は、フラッシュメモリの消去時間が読み出し時
間に比べて非常に長い時間を費やすことに対応して、使
い勝手の向上を図るために導入されたものであり、消去
動作を中断して読み出し動作を行うようにするものであ
る。

【００４８】つまり、図１３のタイミング図に示すよう
に、ライトイネーブル信号／ＷＥがロウレベルからハイ
レベルに変化するタイミング１３０１で、入出力端子Ｉ
／Ｏからコマンドの取り込みが行われ、それが消去コマ
ンドのときには上記信号／ＷＥがハイレベルからロウレ
ベルに変化するタイミング１３０２で消去アドレスの取
り込みが行われる。消去領域指定の場合には、このアド
レス取り込みを動作をもう１度行い、消去開始アドレス
と消去終了アドレスとの取り込みを行うようにされる。
このようにして消去動作が開始される。

【００４９】上記の消去動作中に、信号／ＷＥをロウレ
ベルからハイレベルに変化させたタイミング１３０３に
おいて入出力端子Ｉ／Ｏから消去中断コマンドを入力す
ると、上記消去動作が中断され、必要に応じて読み出し
動作等を行うようにする。そして、上記同様に信号／Ｗ
Ｅをロウレベルからハイレベルに変化させたタイミング
１３０４により消去再開コマンドを入力すると、上記中
断された消去動作が継続して行われるようにされる。

【００５０】このように消去中断動作が指示されると、
この実施例のフラッシュメモリにおいては、図１３のフ
ロチャート図に示すように、前記プレライトとプレベリ
ファイからなるステップ（１）の実行中にサスペンドコ
マンドが入力された場合、デプリート不良の可能性が無
いことより、その時点でのアドレスについての書き込み
又は書き込みベリファイ終了時点で中断される。

【００５１】ステップ（２）の消去及び消去ベリファイ
の途中でサスペンドコマンドが入力されると、前記のよ
うにデプリート不良のメモリセルが生じている可能性が
あるので、その時点で中断されることはない。デプリー
トベリファイ（１）が終了するまで、いいかえるなら
ば、前記ステップ（３）が終了するまで消去動作が優先
され、その動作終了を待って、言い換えるならば、デプ
リート不良が解消されるのを待って一連の消去動作が中
断される。そして、ステップ（４）の途中においてサス
ペンドコマンドが入力されると、デプリート不良の可能
性が無いことより、その時点でのアドレスについての書
き戻し又はデプリートベリファイ（２）終了時点で中断
される。

【００５２】上記のようにステップ（１）を省略した場
合には、ステップ（２）に対応した消去及び消去ベリフ
ァイの途中でサスペンドコマンドが入力されると、前記
のようにデプリート不良のメモリセルが生じているの
で、その時点で中断されることはない。上記のようなデ
プリートベリファイ（１）が終了するまで、いいかえる
ならば、前記ステップ（３）に対応した第１の書き戻し
動作が終了するまで消去動作が優先され、その動作終了
を待って消去動作の中断が許可される。

【００５３】図１５には、この実施例のフラッシュ（Ｆ
ＬＡＳＨ）メモリを用いたマイクロコンピュータ等の一
実施例の概略ブロック図が示されている。同図は、マイ
クロプロセッサＣＰＵからの消去中断信号の流れを中心
に示されている。中央処理装置又はマイクロプロセッサ
ＣＰＵからのアドレス、コマンド入力によりフラッシュ
メモリおいては消去動作が開始されるが、上記したよう
な理由から消去中断命令が入力されることがある。この
実施例のフラッシュメモリでは、上記消去動作中に、入
力バッファ（Data input Buffer)回路を通して消去中断
コマンドが入力されると、コマンドデコーダ(Command D
ecoder）回路で取り込まれたコマンドの解読が行われ、
自動制御回路（Auto Control) へ制御信号が供給され
る。自動制御回路では、前記図１２に示したようなシー
ケンスにより消去動作を中断することなる。

【００５４】図１６には、この発明に係るフラッシュメ
モリの一実施例の概略ブロック図が示されている。同図
の各回路ブロックは、公知の半導体集積回路の製造技術
により、単結晶シリコンのような１個の半導体基板上に
おいて形成される。

【００５５】１はアドレスバッファであり、アドレスラ
ッチ機能も持つようにされる。２はアドレス変化検出回
路であり、アドレス信号の変化を検出したときに１ショ
ットパルスを発生させる。このパルスは、特に制限され
ないが、読み出し動作の高速化のためにビット線の電位
をイコライズするために用いられる。

【００５６】３はＸデコーダであり、メモリマット（メ
モリセルアレイ）５のワード線の選択動作を行う。フラ
ッシュメモリでは、動作モードに応じてワード線の電位
は、前記のように多様な電位にされる。つまり、書き込
み動作のときには、＋１１Ｖのような高電圧とされ、消
去動作のときには−１０Ｖのような負電圧にされる。そ
して、前記表１に示したように、書き込み又は消去ベリ
ファイ、書き戻し動作等に応じた電位にされ、読み出し
動作のときには電源電圧Ｖccに対応された電圧とされ
る。このため、Ｘデコーダ３の入力側には、後述するよ
うな電圧切り換え機能を持つワードドライバ１２が設け
られる。

【００５７】４はＹデコーダであり、メモリマット５の
ビット線の選択信号を形成する。このビット線の選択信
号によりＹゲート回路６のスイッチ制御が行われる。Ｙ
ゲート回路６は、上記選択信号に応じてメモリマット５
のビット線とセンスアンプ９又はライトラッチ８とを接
続させる。

【００５８】メモリマット５は、前記図２に示したよう
に、ワード線とビット線の交点にメモリセルがマトリッ
クス配置されて構成される。つまり、ワード線はコント
ロールゲートに接続され、ドレインがビット線に接続さ
れ、ソースはソース線に接続される。上記コントロール
ゲートの下層にフローティングゲートが設けらており、
このフローティングゲートに電子を注入して書き込みを
行い、かかる電子をソース側に引き抜いて消去動作を行
う。

【００５９】上記ライトラッチ８には、外部端子Ｉ／Ｏ
ｉから入力された書き込み信号がデータ入力バッファ１
１を通して入力される。センスアンプ９の出力信号は、
一方において、データ出力バッファ１０を通して外部端
子Ｉ／Ｏｉに出力される。また、センスアンプ９の出力
信号はベリファイ動作のために自動制御回路１５にも伝
えられる。

【００６０】コントロールバッファ１３は、チップイネ
ーブル信号／ＣＥとアウトプットイネーブル信号／ＯＥ
により、動作モードの判定を行う。コマンドデコーダ１
４は、前記のように、入力されたコマンドを解読して自
動制御回路１５に書き込み制御信号又は消去制御信号を
供給し、前記図５ないし図７に示したような消去方法に
対応した消去動作又は書き込み動作に必要なシーケンス
制御を行う。自動制御回路１５は、後述するようなアド
レスカウンタを備えており、書き込みベリファイあるい
は消去ベリファイのためのアドレス信号を発生し、上記
アドレスバッファ１を通してＸデコーダ３や、Ｙデコー
ダ４に入力されるアドレス信号を形成する。ドライバ１
２は、ワード線に与えられる複数種類の電圧を切り換え
てＸデコーダに供給する。実際には、ドライバ１２は上
記のような複数種類の電圧の中から、Ｘデコーダの出力
と動作モード信号により１つワード線を選択駆動する。

【００６１】ステイタスレジスタ１６は、動作モード及
び動作シーケンス等の内部状態を記憶し、必要に応じて
データ出力バッファから読み出しが行われるようにされ
る。つまり、マイクロコンピュータ等のホストシステム
は、データポーリング等によりフラッシュメモリの内部
状態を把握して、その制御を行うようにする。つまり、
約１０ｍｓもの長い時間を必要とする消去動作のときに
は、マイクロコンピュータ等はフラッシュメモリに対し
て消去コマンドとアドレスを発行すると、直ちにかかる
フラッシュメモリをバスから切り離して、バスに他の周
辺装置を接続して、上記の消去時間の間に他のデータ処
理に入るようにする。そして、上記のポーリングによっ
て消去終了を検出し、書き込み等の動作に入ることがで
きる。

【００６２】電圧検出回路１８は、電源電圧Ｖccと高電
圧Ｖppの検出を行う。特に、書き込み高電圧Ｖppは書き
込み又は消去動作のときにのみ１１Ｖのような高電圧が
供給される必要があるので、その検出に用いられる。電
圧発生回路１７は、上記のようなベリファイ用の電圧、
消去ベリファイ、デプリートベリファイ（２）用の他に
消去阻止用電圧や、消去用の負電圧を発生させる。この
実施例のように内部に設けられた自動制御回路により、
一連の消去動作を実行できるものであるため、使い勝手
の良いフラッシュメモリを得ることができる。

【００６３】図１７には、上記自動制御回路の一実施例
の概略ブロック図が示されている。１５０５はアドレス
発生回路であり、書き込みベリファイ、消去ベリファイ
あるいはデプリートベリファイのためのアドレス信号を
発生する。１５０３はカンウタであり、前記のような書
き戻し回数Ｎ等を計数するために用いられる。１５０１
は、マルチセクタコントロール回路であり、複数ワード
線にまたがるブロック消去の制御に用いられる。１５０
２は自動消去コントロール回路であり、一連の消去動作
の制御を行う。１５０３はブロックプレライト回路であ
り、複数ワード線に跨がる消去動作のプレライト動作を
行う。１５０４は、セクタプレライト回路であり、ワー
ド線単位でのプレライト動作を行う。１５０９は、書き
込みと消去パルスの発生回路である。１５０７はウェイ
トタイムコントロール回路である。１５０６は、ベリフ
ァイコントロール回路である。１５１０は、書き込みコ
ントロール回路である。１５１１は書き戻しコントロー
ル回路である。

【００６４】図１８には、この発明に係るフラッシュメ
モリにおけるメモリマットの一部選択回路の一実施例の
具体的回路図が示されている。同図には、ワード線の選
択回路とビット線の選択回路の一部が示されている。同
図のワードドライバは、切り換えスイッチ回路からな
り、負電圧発生回路により形成された負電圧、電源切り
換え回路を通して選択的に供給されるＶpp又はＶcc、バ
イアス電圧端子から供給されるバイアス電圧をワード線
に伝える。

【００６５】このようなワードドライバのスイッチ制御
のために、２段階に分けられたＸデコーダが設けられ、
一方のＸデコーダは、消去制御回路により形成された信
号により選択／非選択の切り換の切り換えが行われる。
つまり、書き込みや読み出し動作では、選択されものが
ハイレベルで非選択ものがロウレベルであるのに対し
て、消去動作のときには選択されたものが負電圧のよう
なロウレベルとなり、非選択のものが消去阻止に対応し
たハイレベルになるから、Ｘデコーダもそれに応じて逆
レベルにしてワードドライバに伝える。

【００６６】ソースバイアス回路は、消去信号によりソ
ース線に４Ｖのような比較的高い電圧を供給し、消去動
作以外のとき、言い換えるならば、書き込み、読み出し
（ベリファイも含む）のときには、回路の接地電位を供
給する。Ｙデコーダの出力部には、レベル変換回路が設
けられる。このレベル変換回路には、書き込み信号と書
き戻し信号により制御される電圧切り換え回路により選
択的に書き込み高電圧Ｖppが供給される。つまり、書き
込み動作や書き戻し動作のときには、前記のようにビッ
ト線に４Ｖのように電源電圧Ｖcc（３．３Ｖ）に対して
高い電圧を供給するために、Ｙデコーダで形成されたＶ
ccに対応したハイレベルを、Ｖppに対応した高い電圧と
してＹゲートを構成するスイッチＭＯＳＦＥＴのゲート
に供給してスイッチ制御を行う。これにより、スイッチ
ＭＯＳＦＥＴでのしきい値電圧によるレベル損失なく、
次に説明する書き込み負荷回路で形成された４Ｖのよう
な高電圧をビット線に供給することができる。

【００６７】同図において、Ｐチャンネル型ＭＯＳＦＥ
Ｔはそのゲートに矢印が付加されることにより、Ｎチャ
ンネル型ＭＯＳＦＥＴと区別される。そして、ＭＯＳＦ
ＥＴの高電圧が供給されるドレインにＬ字状の線が付加
されたＭＯＳＦＥＴは、高耐圧化されていることを表し
ている。これらのことは、以下の回路図においても同様
である。

【００６８】図１９には、この発明に係るフラッシュメ
モリにおけるメモリマットの他の一部選択回路の一実施
例の具体的回路図が示されている。同図には、ビット線
の選択回路を中心にして示されている。それ故、ビット
線選択回路の一部は、前記図１８のものと重複して示さ
れている。すなわち、ビット線の選択回路であるＹゲー
ト回路は、２段階に分けらされる。２つに分割された一
方のＹデコーダは、前記のようなレベル変換回路を通し
てビット線に一端が接続されたスイッチＭＯＳＦＥＴの
ゲートに供給される。これら複数からなるスイッチＭＯ
ＳＦＥＴに対応して、他方のＹデコーダによりスイッチ
制御されるスイッチＭＯＳＦＥＴが設けられる。これら
第２段目のスイッチＭＯＳＦＥＴは、読み出し専用に用
いられるので、それに対応したＹデコーダの選択信号が
そのまま供給される。これらのスイッチＭＯＳＦＥＴ
は、選択されたビット線の信号をセンスアンプＳＡの入
力端子に接続される。センスアンプＳＡの出力信号は、
出力バッファとベリファイ動作において用いられる読み
出し判定回路に供給される。

【００６９】書き込み制御回路は、ライトラッチ回路を
備えており、複数ビット線の単位での書き込み（ページ
ライト）が可能にされる。つまり、ライトラッチ回路に
対して複数ビット線分のデータを記憶させておいて、そ
の書き込み信号と書き戻し信号によりスイッチＭＯＳＦ
ＥＴを制御して書き込み高電圧をビット線に伝えるよう
にされる。１つのビット線単位での書き込み動作と書き
戻し動作のときには、上記複数のビット線に対応した書
き込み負荷回路のうちの１つのみが活性化される。

【００７０】図２０には、この発明に係るフラッシュメ
モリにおける電圧切り換え回路の一実施例の回路図が示
されている。すなわち、電源電圧Ｖccと書き込み高電圧
Ｖppを入力として、書き込み信号、消去信号に応じて、
Ｖpp、Ｖcc、書き込みベリファイ電圧、書き戻し電圧及
びデプリートベリファイ（２）の電圧のいずれかをＸト
ライバ電位として出力させる。書き込みベリファイ電圧
は、メモリセルのしきい値電圧がＶcc以上にされたこと
を検出するために、かかる電圧を伝えるスイッチＭＯＳ
ＦＥＴの制御信号は、高電圧Ｖppにより対応された高電
圧にレベルシフトされる。このように、３．３Ｖのよう
な電源電圧Ｖccに対して高い電圧を出力させるスイッチ
ＭＯＳＦＥＴのゲートに伝えられるスイッチ制御信号
は、レベル変換回路を介して出力される。レベル変換回
路は、ゲートとドレインとが交差接続されたＰチャンネ
ル型ＭＯＳＦＥＴと、かかるＰチャンネル型ＭＯＳＦＥ
Ｔのドレインと回路の接地電位との間に設けられ、ゲー
トに互いに逆相の入力信号が供給されるＮチャンネル型
ＭＯＳＦＥＴから構成される。

【００７１】図２１には、負電圧発生回路の一実施例の
回路図が示されている。負電圧発生回路は、消去信号に
より制御されるゲート回路を通してクロックパルスをレ
ベル変換回路に供給してＶppレベルに変換し、それによ
り駆動されるチャージポンプ回路により負電圧を発生さ
せる。このような負電圧は、消去電位を基準にしたツェ
ナーダイオードにより設定された定電圧とされる。つま
り、消去電圧に対してそれがゲートに供給されたＭＯＳ
ＦＥＴのしきい値電圧とツェナー電圧との加算電圧が消
去電圧としてＸドライバに伝えられる。上記消去電圧が
ゲートに供給されたＭＯＳＦＥＴのドレインには、Ｐチ
ャンネル型ＭＯＳＦＥＴを介して高電圧Ｖppに接続され
る。このＰチャンネル型ＭＯＳＦＥＴは、消去信号を受
けるレベル変換回路の出力信号によりスイッチ制御され
て、消去動作以外のときにはオフ状態にされる。

【００７２】また、上記負電圧を動作電圧とするレベル
変換回路が設けられ、消去動作の時には負電圧出力と回
路の接地電位との間に設けられたＮチャンネル型ＭＯＳ
ＦＥＴをオフ状態にし、消去動作が終了するとオン状態
になって負電圧を回路の接地電位にリセットさせる。

【００７３】この実施例のフラッシュメモリを用いた図
１５に示したようなマイクロコンピュータシステムで
は、フラッシュメモリが前記のような自動消去機能を持
つものであるため、マイクロプロセッサＣＰＵにあって
は、かかるフラッシュメモリの消去アドレス指定して消
去モードを指定する信号とコマンドを発生させる。この
後は、フラッシュメモリが前記のように内部で自動的な
消去モードに入る。フラッシュメモリが消去モードに入
ると、前記のようにアドレス端子、データ端子及び全コ
ントロール端子がフリーになり、マイクロプロセッサＣ
ＰＵから、フラッシュメモリが電気的に分離される。し
たがって、マイクロプロセッサＣＰＵは、フラッシュメ
モリに対しては消去モードを指示するだけで、その後は
システムバスを用いて図示しない他のメモリ装置ＲＯＭ
やＲＡＭ、あるいは入出力ポートとの間で情報の授受を
伴うデータ処理を実行することができる。

【００７４】これにより、システムのスループットを犠
牲にすることなく、フラッシュメモリを、フルファンク
ション（バイト毎の書き換え可能）のメモリと同様にシ
ステムに実装したままの状態での消去が可能になる。マ
イクロプロセッサＣＰＵは、上記のような消去モードの
指示をした後は、適当な時間間隔で上記フラッシュメモ
リに対してデータポーリングモードを指定して、ステイ
タスレジスタを読み出して、消去が完了したならフラッ
シュメモリに書き込むべきデータが存在するなら書き込
みを指示するものである。そして、必要なら前記の消去
中断コマンドを発行して、必要なメモリセルの読み出し
等を行うことができる。

【００７５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）書き込み動作によってフローティングゲートに
蓄積された電荷をソース側に放出させて消去を行うよう
にしたメモリセルの消去モードにおいて、消去単位のメ
モリセルを読み出してフローティングゲートに電荷が蓄
積されていないメモリセルに対して書き込み動作及び書
き込み判定動作を行うプレライト動作と、上記消去単位
のメモリセルについて消去基準電圧のもとに一括して消
去動作及び消去判定動作を行う消去動作と、上記消去単
位について負のしきい値電圧に過消去されたメモリセル
の存在するデータ線を検出し、かかるデータ線に設けら
れたメモリセルに対して上記書き込み動作に対して絶対
値的に小さくされた電位での書き込みを行う第１の書き
戻し動作と、上記消去単位について所望の消去状態に比
べて小さなしきい値電圧に過消去されたメモリセルを検
出し、上記第１の書き戻し動作と同様な電位で書き込み
動作を行う第２の書き戻し動作とを順次に行う自動消去
回路を設けることにより、第１の書き戻し動作において
読み出し不能の原因である過消去（デプリート）された
メモリセルが解消され、第２の書き戻し動作により消去
状態でのしきい値電圧のバラツキの圧縮がなされるから
広い温度保証範囲を確保することができるとともに、上
記消去動作開始から第１の書き戻しが完了する間だけ消
去中断を禁止すればよいからそれ以外での消去サスペン
ド機能を実現することができるという効果が得られる。

【００７６】（２）上記（１）により、フラッシュメ
モリの動作電圧を約３Ｖ程度の低電圧化することができ
るという効果が得られる。

【００７７】（３）上記消去モードを含む動作モード
の設定をコマンドにより行うようにすることにより、多
種類の動作モードを少ない端子により実現できるという
効果が得られる。

【００７８】（４）上記プレライト動作又は第１の書
き戻し動作あるいは第２の書き戻し動作完了を判定し
て、上記一連の消去動作の中断を行わせる機能を付加す
ることにより、比較的長い時間にわたって行われる消去
動作中にメモリアクセスを行うことができるので使い勝
手を良くすることができるという効果が得られる。

【００７９】（５）書き込み動作によってフローティ
ングゲートに蓄積された電荷をソース側に放出させて消
去を行うようにしたメモリセルの消去動作において、消
去単位のメモリセルを読み出してフローティングゲート
に電荷が蓄積されていないメモリセルに対して書き込み
動作及び書き込み判定動作からなるプレライト動作を行
い、上記消去単位のメモリセルについて消去基準電圧の
もとに一括して消去動作及び消去判定動作からなる消去
動作を行い、上記消去単位について負のしきい値電圧に
過消去されたメモリセルの存在するデータ線を検出し、
かかるデータ線に設けられたメモリセルに対して上記書
き込み動作に対して絶対値的に小さくされた電位での書
き込み動作からなる第１の書き戻し動作を行い、上記消
去単位について所望の消去状態に比べて小さなしきい値
電圧に過消去されたメモリセルを検出し、上記第１の書
き戻し動作と同様な電位で書き込み動作からなる第２の
書き戻し動作を行うことにより、第１の書き戻し動作に
おいて読み出し不能の原因である過消去（デプリート）
されたメモリセルが解消され、第２の書き戻し動作によ
り消去状態でのしきい値電圧のバラツキの圧縮がなされ
るから広い温度保証範囲を確保することができるととも
に、上記消去動作開始から第１の書き戻しが完了する間
だけ消去中断を禁止すればよいからそれ以外での消去サ
スペンド機能を実現することができるという効果が得ら
れる。

【００８０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
の一連の消去方法は、フラッシュメモリに内蔵された自
動制御回路により実施されるもの他、フラッシュメモリ
の外部に設けられた制御回路又はマイクロコンピュータ
から直接に上記のような消去動作に必要な制御信号やア
ドレスを入力して行うようにするものであってもよい。

【００８１】フラッシュメモリの書き込み動作は、前記
のようにホットエレクトロンを用いるもの他、トンネル
電流によりフローティングゲートに電子を注入して行う
ようにするものであってもよい。上記のような消去シー
ケンスを実効するための具体的回路は、種々の実施形態
を採ることができるものである。この発明はフラッシュ
メモリとその消去方法に広く利用できる。

【００８２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、書き込み動作によってフロ
ーティングゲートに蓄積された電荷をソース側に放出さ
せて消去を行うようにしたメモリセルの消去モードにお
いて、消去単位のメモリセルを読み出してフローティン
グゲートに電荷が蓄積されていないメモリセルに対して
書き込み動作及び書き込み判定動作を行うプレライト動
作と、上記消去単位のメモリセルについて消去基準電圧
のもとに一括して消去動作及び消去判定動作を行う消去
動作と、上記消去単位について負のしきい値電圧に過消
去されたメモリセルの存在するデータ線を検出し、かか
るデータ線に設けられたメモリセルに対して上記書き込
み動作に対して絶対値的に小さくされた電位での書き込
みを行う第１の書き戻し動作と、上記消去単位について
所望の消去状態に比べて小さなしきい値電圧に過消去さ
れたメモリセルを検出し、上記第１の書き戻し動作と同
様な電位で書き込み動作を行う第２の書き戻し動作とを
順次に行う自動消去回路を設けることにより、第１の書
き戻し動作において読み出し不能の原因である過消去
（デプリート）されたメモリセルが解消され、第２の書
き戻し動作により消去状態でのしきい値電圧のバラツキ
の圧縮がなされるから広い温度保証範囲を確保すること
ができるとともに、上記消去動作開始から第１の書き戻
しが完了する間だけ消去中断を禁止すればよいからそれ
以外での消去サスペンド機能を実現することができる。

【００８３】上記により、フラッシュメモリの動作電圧
を約３Ｖ程度の低電圧化することができる。

【００８４】上記消去モードを含む動作モードの設定を
コマンドにより行うようにすることにより、多種類の動
作モードを少ない端子により実現できる。

【００８５】上記プレライト動作又は第１の書き戻し動
作あるいは第２の書き戻し動作完了を判定して、上記一
連の消去動作の中断を行わせる機能を付加することによ
り、比較的長い時間にわたって行われる消去動作中にメ
モリアクセスを行うことができるので使い勝手を良くす
ることができる。

【００８６】書き込み動作によってフローティングゲー
トに蓄積された電荷をソース側に放出させて消去を行う
ようにしたメモリセルの消去動作において、消去単位の
メモリセルを読み出してフローティングゲートに電荷が
蓄積されていないメモリセルに対して書き込み動作及び
書き込み判定動作からなるプレライト動作を行い、上記
消去単位のメモリセルについて消去基準電圧のもとに一
括して消去動作及び消去判定動作からなる消去動作を行
い、消去単位について負のしきい値電圧に過消去された
メモリセルの存在するデータ線を検出し、かかるデータ
線に設けられたメモリセルに対して上記書き込み動作に
対して絶対値的に小さくされた電位での書き込み動作か
らなる第１の書き戻し動作を行い、上記消去単位につい
て所望の消去状態に比べて小さなしきい値電圧に過消去
されたメモリセルを検出し、上記第１の書き戻し動作と
同様な電位で書き込み動作からなる第２の書き戻し動作
を行うことにより、第１の書き戻し動作において読み出
し不能の原因である過消去されたメモリセルが解消さ
れ、第２の書き戻し動作により消去状態でのしきい値電
圧のバラツキの圧縮がなされるから広い温度保証範囲を
確保することができるとともに、上記消去動作開始から
第１の書き戻しが完了する間だけ消去中断を禁止すれば
よいからそれ以外での消去サスペンド機能を実現するこ
とができる。

【図面の簡単な説明】

【図１】この発明に係るフラッシュメモリの一実施例を
示す全体ブロック図である。

【図２】図１のメモリセルアレイの一実施例を示す回路
図である。

【図３】この発明に係るフラッシュメモリにおけるメモ
リセルの一実施例を示す概略断面図である。

【図４】この発明に係るフラッシュメモリにおけるメモ
リセルの一実施例を示す概略レイアウト図である。

【図５】この発明に係るフラッシュメモリの消去方法の
一実施例を説明するための一部の概略フローチャート図
である。

【図６】この発明に係るフラッシュメモリの消去方法の
一実施例を説明するための他の一部の概略フローチャー
ト図である。

【図７】この発明に係るフラッシュメモリの消去方法の
一実施例を説明するための残り一部の概略フローチャー
ト図である。

【図８】この発明に係るフラッシュメモリの消去方法に
対応したメモリセルのしきい値電圧の分布図である。

【図９】この発明に係る消去方法によるメモリセルの書
き戻し特性図である。

【図１０】この発明に係る消去方法によるメモリセルの
消去動作を説明するための原理図である。

【図１１】この発明に係る消去動作の概略を説明するた
めの一実施例を示す一部の概略タイミング図である。

【図１２】この発明に係る消去動作の概略を説明するた
めの一実施例を示す残り一部の概略タイミング図であ
る。

【図１３】この発明に係るサスペンド機能を説明するた
めのフローチャート図である。

【図１４】この発明のサスペンド機能を説明するための
タイミング図である。

【図１５】この発明に係るフラッシュメモリを用いたマ
イクロコンピュータ等の一実施例を示す概略ブロック図
である。

【図１６】この発明に係るフラッシュメモリにおけるメ
モリマットとその周辺回路の一実施例を示すブロック図
である。

【図１７】この発明に係る自動消去回路の一実施例を示
すブロック図である。

【図１８】この発明に係るフラッシュメモリにおけるメ
モリマットの一部選択回路の一実施例を示す具体的回路
図である。

【図１９】この発明に係るフラッシュメモリにおけるメ
モリマットの他の一部選択回路の一実施例を示す具体的
回路図である。

【図２０】この発明に係るフラッシュメモリにおける電
圧切り換え回路の一実施例を示す回路図である。

【図２１】この発明に係るフラッシュメモリにおける負
電圧発生回路の一実施例を示す回路図である。

【図２２】従来のフラッシュメモリのメモリセルアレイ
の一例を示す回路図である。

【図２３】従来のフラッシュメモリにおける消去方法を
説明するためのメモリセルのしきい値電圧の分布図であ
る。

【符号の説明】

１０１…メモリセルアレイ、１０２…Ｘデコーダ、１０
３…Ｙデコーダ、１０４…制御回路、Ｄ００１〜Ｄ００
６…データ線、Ｗ００１〜Ｗ００６…ワード線、Ｓ…ソ
ース線、５０１…コントロールゲート、５０２…フロー
ティングゲート、５０３…半導体基板、５０４…ソース
線、５０５…データ線、５０６…トンネル絶縁膜、５０
７…層間絶縁膜、５０８…ドレイン領域、５０９…ソー
ス領域、ＣＰＵ…マイクロプロセッサ（中央処理装
置）、１…アドレスバッファ、２…アドレス信号変化検
出回路、３…Ｘデコーダ、４…Ｙデコーダ、５…メモリ
マット、６…Ｙゲート回路、７…ソースＭＯＳＦＥＴ、
８…ライトラッチ、９…センスアンプ、１０…データ出
力バッファ、１１…データ入力バッファ、１２…ドライ
バ、１３…コントロールバッファ、１４…コマンドデコ
ーダ、１５…自動制御回路、１６…ステイタスレジス
タ、１７…電圧発生回路、１８…電圧検出回路、１５０
１…マルチセクタコントロール回路、１５０２…自動消
去コントロール回路、１５０３…プロックプレライト回
路、１５０４…セクタプレライト回路、１５０５…アド
レス発生回路、１５０６…ベリファイコントロール回
路、１５０７…ウェイトタイムコントロール回路、１５
０８…カウンタ、１５０９…書き込み、消去パルス発生
回路、１５１０…書き込みコントロール回路、１５１１
…書き戻しコントロール回路。

フロントページの続き (72)発明者高橋正人東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者古野毅東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者和田正志東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者小堺健司東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者亀山英明東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内

Claims

【特許請求の範囲】

【請求項１】コントロールゲートとフローティングゲ
ートとを備え、書き込み動作によってフローティングゲ
ートに蓄積された電荷をソース側に放出させて消去を行
うようにしたメモリセルがマトリックス配置されてなる
メモリアレイと、かかるメモリアレイのメモリセルの選
択動作を行うアドレス選択回路と、消去モードのときに
消去単位のメモリセルを読み出してフローティングゲー
トに電荷が蓄積されていないメモリセルに対して、書き
込み動作及び書き込み判定動作を行うプレライト動作
と、上記消去単位のメモリセルについて消去基準電圧の
もとに一括して消去動作及び消去判定動作を行う消去動
作と、上記消去単位について負のしきい値電圧に過消去
されたメモリセルの存在するデータ線を検出し、かかる
データ線に設けられたメモリセルに対して上記書き込み
動作に対して絶対値的に小さくされた電位での書き込み
を行う第１の書き戻し動作と、上記消去単位について所
望の消去状態に比べて小さなしきい値電圧に過消去され
たメモリセルを検出し、上記第１の書き戻し動作と同様
な電位で書き込み動作を行う第２の書き戻し動作とを順
次に行う自動消去回路を備えてなることを特徴とする一
括消去型不揮発性記憶装置。
【請求項２】コントロールゲートとフローティングゲ
ートとを備え、書き込み動作によってフローティングゲ
ートに蓄積された電荷をソース側に放出させて消去を行
うようにしたメモリセルがマトリックス配置されてなる
メモリアレイと、かかるメモリアレイのメモリセルの選
択動作を行うアドレス選択回路と、消去単位のメモリセ
ルについて消去基準電圧のもとに一括して消去動作及び
消去判定動作を行う消去動作と、上記消去単位について
負のしきい値電圧に過消去されたメモリセルの存在する
データ線を検出し、かかるデータ線に設けられたメモリ
セルに対して上記書き込み動作に対して絶対値的に小さ
くされた電位での書き込みを行う第１の書き戻し動作
と、上記消去単位について所望の消去状態に比べて小さ
なしきい値電圧に過消去されたメモリセルを検出し、上
記第１の書き戻し動作と同様な電位で書き込み動作を行
う第２の書き戻し動作とを順次に行う自動消去回路を備
えてなることを特徴とする一括消去型不揮発性記憶装
置。
【請求項３】上記消去モードを含む動作モードの設定
は、外部から供給されたコマンドを受けるコマンドデコ
ーダにより判定されるものであることを特徴とする請求
項１又は請求項２の一括消去型不揮発性記憶装置。
【請求項４】上記第２の書き戻し動作での過消去され
たメモリセルの検出は、ワード線の電位をそれに対応し
た比較的小さな電圧に対して、メモリセルがオン状態に
なることを以て判定されるものであることを特徴とする
請求項１又は請求項２の一括消去型不揮発性記憶装置。
【請求項５】上記プレライト動作、第１の書き戻し動
作又は第２の書き戻し動作完了を判定して、上記一連の
消去動作の中断を行わせる機能を付加したことを特徴と
する請求項１、請求項２の一括消去型不揮発性記憶装
置。
【請求項６】書き込み動作によってフローティングゲ
ートに蓄積された電荷をソース側に放出させて消去を行
うメモリセルを備えた一括消去型不揮発性記憶装置にお
いて、消去モードのときに消去単位のメモリセルを読み
出してフローティングゲートに電荷が蓄積されていない
メモリセルに対して書き込み動作及び書き込み判定動作
を行うプレライト動作を行い、上記消去単位のメモリセ
ルについて消去基準電圧のもとに一括して消去動作及び
消去判定動作を行い、上記消去単位について負のしきい
値電圧に過消去されたメモリセルの存在するデータ線を
検出し、かかるデータ線に設けられたメモリセルに対し
て上記書き込み動作に対して絶対値的に小さくされた電
位により第１の書き戻し動作を行い、上記消去単位につ
いて所望の消去状態に比べて小さなしきい値電圧に過消
去されたメモリセルを検出し、上記第１の書き戻し動作
と同様な電位で第２の書き戻し動作を行うようにしてな
ることを特徴とする一括消去型不揮発性記憶装置の消去
方法。
【請求項７】書き込み動作によってフローティングゲ
ートに蓄積された電荷をソース側に放出させて消去を行
うメモリセルを備えた一括消去型不揮発性記憶装置にお
いて、消去単位のメモリセルについて消去基準電圧のも
とに一括して消去動作及び消去判定動作を行い、上記消
去単位について負のしきい値電圧に過消去されたメモリ
セルの存在するデータ線を検出し、かかるデータ線に設
けられたメモリセルに対して上記書き込み動作に対して
絶対値的に小さくされた電位により第１の書き戻し動作
を行い、上記消去単位について所望の消去状態に比べて
小さなしきい値電圧に過消去されたメモリセルを検出
し、上記第１の書き戻し動作と同様な電位で第２の書き
戻し動作を行うようにしてなることを特徴とする一括消
去型不揮発性記憶装置の消去方法。