JPH10302487A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュＥＥＰＲＯＭにおける自動書き込
みや自動消去に際してセル閾値の制御を確実に行うこと
ができ、性能、信頼性を向上し得る半導体記憶装置を提
供すること。 【解決手段】 浮遊ゲートおよび制御ゲートが積層され
た二層ゲート構造を有する複数の不揮発性のメモリセル
が配列されたメモリセルアレイ１０と、書き込みコマン
ド入力に基づいて、前記メモリセルアレイにおけるデー
タ書き込みの対象となる１つまたは複数のメモリセルを
指定して自動的に書き込み処理を制御する自動書き込み
制御回路ＰＬＡとを備え、前記自動書き込み制御回路
は、自動書き込みの開始時にまず書き込みベリファイを
行い、前記書き込みベリファイの結果書き込みが必要な
メモリセルについて書き込み及び書き込みベリファイを
書き込みが完了するまで繰り返す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的消去・再書
き込み可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）
に係り、特に自動書き込み機能、自動消去機能の少なく
とも一方を有するＥＥＰＲＯＭに関するものであり、例
えばＮＯＲ型フラッシュＥＥＰＲＯＭのような一括消去
型の半導体メモリに使用されるものである。

【０００２】

【従来の技術】ＥＥＰＲＯＭは、電源を切っても不揮発
性セルのデータが消えない等の利点があり、近年大幅に
需要が増大している。特に、１トランジスタでメモリセ
ルが構成された一括消去可能なフラッシュメモリは、大
容量の磁気ディスクの代替等の用途が期待されている。

【０００３】従来のＥＥＰＲＯＭのセルアレイで使用さ
れているメモリセルは、ゲート絶縁膜中に電荷蓄積層と
して形成された浮遊ゲート電極と制御ゲート電極とが積
層された二層ゲート構造を有するＮＭＯＳ型の電界効果
トランジスタ（セルトランジスタ）からなる。

【０００４】このようなセルトランジスタは、使用時に
おける書き込み・消去の繰り返しに伴って、書き込み特
性または消去特性の劣化を引き起こし、使用開始の初期
と比べて、書き込み・消去に時間がかかったり、浮遊ゲ
ートに対する電荷の注入量・放出量が減少していき、メ
モリセルの書き込み状態の閾値と消去状態の閾値との変
化幅が小さくなる。

【０００５】さらに、使用時における書き込み・消去の
繰り返しに伴って、絶縁膜中にトラップされたキャリア
に電界が集中し、メモリセルの絶縁破壊を引き起こす
と、この破壊したセルと制御ゲートあるいはソース領
域、ドレイン領域を共有する他のセルに対する書き込み
・消去が不可能になったり、メモリセルから誤ったデー
タを読み出してしまう。

【０００６】例えば破壊したセルと共通の制御ゲートに
高電圧の書き込み電圧を印加した時に、上記制御ゲート
から破壊したセルの絶縁膜を経て半導体基板にリーク電
流が流れ、書き込み電圧が所望の電位より下がってしま
って書き込みができなくなるとか、消費電流が増加する
とかいった問題が生じる。

【０００７】ＥＥＰＲＯＭにおいて、書き込み電圧およ
び消去電圧はそれぞれ、電源電圧Ｖccを昇圧して高電圧
を得る高電圧発生回路によって形成される。この高電圧
発生回路は、多段縦続接続されたチャージポンプ回路か
らなる昇圧回路と、この昇圧回路内の最終段のチャージ
ポンプ回路に接続された電圧制限回路とから構成されて
いる。

【０００８】上記のようなＥＥＰＲＯＭにおいて、デー
タの書き込みを行う場合に、一定電圧、一定時間幅の書
き込みパルスの印加回数が多い程、浮遊ゲート電極に対
する電荷の書き込み量を増やすことができる。この場
合、オーバーライトを防止するために採用されているイ
ンテリジェントライト方式は、書き込みパルスの印加回
数を制御してデータの書き込みを複数回に分けて小刻み
に行う。そして、データの書き込みおよび書き込み後の
読み出し動作を繰り返し行い、読み出されたデータが書
き込みデータと等しくなった時に書き込み動作を終了さ
せる。

【０００９】一方、最近の大容量化しているＥＥＰＲＯ
Ｍを始めとする半導体メモリにおいては、製造歩留りを
向上させるために冗長回路を設けることが必須の技術に
なってきている。この冗長技術は、通常のメモリセルア
レイ（正規のメモリセルアレイ）とは別に、正規のメモ
リセルアレイの例えば不良行を救済するための予備のメ
モリセルアレイおよびこの予備のメモリセルアレイの行
選択を行うための予備アドレスデコーダ（プログラマブ
ルデコーダ）を同一の半導体チップ上に設けておき、製
造段階における検査工程で発見された正規メモリセルア
レイの不良セルを救済するものである。

【００１０】また、最近のフラッシュＥＥＰＲＯＭで
は、書き込み・消去専用の外部電源を用いない単一電源
方式を採用した製品に対する要求が増えている。このよ
うなフラッシュＥＥＰＲＯＭでは、メモリに内蔵された
昇圧回路でデータ書き替え時に読み出し用電源電圧Ｖcc
以上の高電圧を発生させる必要があり、前記昇圧回路に
全てのメモリセルを同時に消去させるのに必要な電流供
給能力を持たせようとすると、昇圧回路の消費電力が非
常に大きくなるので、低消費電力が要求される製品に対
しては不利になる。

【００１１】そこで、上記昇圧回路の消費電力を抑制す
るためには、消去させたいセルアレイ領域をブロック単
位とし、消去させたい複数のブロックをブロック毎にシ
リアルに自動的に消去させればよい。

【００１２】

【発明が解決しようとする課題】しかし、従来の自動書
き込み機能や自動消去機能を持つフラッシュＥＥＰＲＯ
Ｍは、セル閾値の制御の確実性、性能、信頼性の点で必
ずしも十分に満足できるものではなかった。

【００１３】本発明は、フラッシュＥＥＰＲＯＭにおけ
る自動書き込みや自動消去に際してセル閾値の制御を確
実に行うことができ、性能、信頼性を向上し得る半導体
記憶装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明の第１の半導体記
憶装置は、浮遊ゲートおよび制御ゲートが積層された二
層ゲート構造を有する複数の不揮発性のメモリセルが配
列されたメモリセルアレイと、書き込みコマンド入力に
基づいて、前記メモリセルアレイにおけるデータ書き込
みの対象となる１つまたは複数のメモリセルを指定して
自動的に書き込み処理を制御する自動書き込み制御回路
とを備え、前記自動書き込み制御回路は、自動書き込み
の開始時にまず書き込みベリファイを行い、前記書き込
みベリファイの結果書き込みが必要なメモリセルについ
て書き込み及び書き込みベリファイを書き込みが完了す
るまで繰り返すことを特徴とする。ここで、前記自動書
き込み制御回路は、前記書き込みと書き込みベリファイ
の繰り返し回数に応じて前記浮遊ゲートへの注入電荷量
を制御することを特徴とする。前記注入電荷量の制御
は、書き込みパルスの時間幅を制御することによって行
われることを特徴とする。

【００１５】本発明の第２の半導体記憶装置は、浮遊ゲ
ートおよび制御ゲートが積層された二層ゲート構造を有
する複数の不揮発性のメモリセルが配列されたメモリセ
ルアレイと、消去コマンド入力に基づいて、前記メモリ
セルアレイにおけるデータ消去の対象となる複数のメモ
リセルを指定して自動的に消去処理を制御する自動消去
制御回路とを備え、前記自動消去制御回路は、自動消去
の開始時にまず消去ベリファイを行い、前記消去ベリフ
ァイの結果消去が必要なメモリセルについて消去及び消
去ベリファイを消去が完了するまで繰り返すことを特徴
とする。第２の半導体記憶装置の好ましい実施態様は以
下の通りである （１）前記自動消去制御回路は、消去後の過消去ビット
線検出および過消去メモリセルの閾値の制御を更に行う
こと。

【００１６】（２）前記消去および消去ベリファイに際
し、一定パルス時間の消去電圧を印加し、消去毎にメモ
リセルの閾値が所定値以下であるか否かの消去ベリファ
イを行い、全てのメモリセルの閾値が所定値以下である
ことが確認されるまで消去および消去ベリファイが繰り
返されること。

【００１７】本発明の第３の半導体記憶装置は、浮遊ゲ
ートおよび制御ゲートが積層された二層ゲート構造を有
する複数の不揮発性のメモリセルが配列されたメモリセ
ルアレイと、消去コマンド入力に基づいて、前記メモリ
セルアレイにおけるデータ消去の対象となる複数のメモ
リセルを指定して自動的に処理を制御する自動書き込み
・消去制御回路とを備え、前記自動書き込み・消去制御
回路は、まず消去前書き込みの書き込みベリファイを行
い、前記書き込みベリファイの結果消去前書き込みが必
要であれば書き込み及び書き込みベリファイを書き込み
が完了するまで繰り返し、消去前書き込みが終了した時
点で、消去ベリファイを行い、その後に消去が完了する
まで、消去と消去ベリファイ動作を繰り返すことを特徴
とする。第３の半導体記憶装置の好ましい実施態様は以
下の通りである。

【００１８】（１）前記メモリセルアレイは、ロウ方向
に分割された複数のメモリセルブロックからなること。
ここで、前記自動書き込み・消去制御回路は複数のメモ
リセルブロックをシリアルに指定して、指定されたメモ
リセルブロック内の複数のメモリセルについて自動的に
処理を制御すること。

【００１９】（２）前記自動書き込み・消去制御回路
は、消去後の過消去ビット線検出および過消去メモリセ
ルの閾値の制御を更に行うこと。 （３）前記消去前書き込みに際し、指定されたブロック
内の全てのメモリセルに対して書き込みを行うために自
動的に書き込みアドレスのカウントアップが行われるこ
と。

【００２０】（４）前記消去前書き込みに際し、不良置
換え前のリダンダンシーセルおよび不良置換え後の本体
セルについても消去前書き込みが行われること。 （５）前記消去および消去ベリファイに際し、一定パル
ス時間の消去電圧を印加し、消去毎にメモリセルの閾値
が所定値以下であるか否かの消去ベリファイを行い、全
てのメモリセルの閾値が所定値以下であることが確認さ
れるまで消去および消去ベリファイが繰り返されるこ
と。

【００２１】（６）前記自動書き込み・消去制御回路
は、更に前記消去ベリファイで全てのメモリセルのしき
い値が所定値以下であることが確認された後、過消去ビ
ット線検出処理であるリークチェックを行うこと。

【００２２】（７）前記リークチェックは、全てのワー
ド線を０Ｖに設定し、１アドレス分のビット線を選択
し、選択されたビット線に過消去メモリセルによるビッ
ト線リークがあるか否かを判定することにより行われる
こと。

【００２３】（８）前記リークチェックの結果がＯＫの
場合は消去シーケンスを終了し、前記リークチェックの
結果がＮＧの場合には過消去メモリセルの閾値制御であ
る自己収束処理を実行すること。ここで、ＮＧの場合と
は、過消去メモリセルが存在するビット線と判断された
場合をいう。なお、前記自己収束処理は、全ワード線が
０Ｖのままで選択ビット線に自己収束電圧を一定時間印
加して過消去メモリセルの閾値をビット線リークが実質
的に生じない値以上まで引き上げること。

【００２４】（９）前記自動書き込み・消去制御回路
は、前記自己収束処理の後、再び前記リークチェックを
行い、前記自己収束が正しく行われたか否かを判定する
こと。（１０）前記自動書き込み・消去制御回路は、前
記自己収束処理を実行した後、消去ベリファイを再実行
して全てのメモリセルの閾値が所定値以下であるか否か
を確認すること。

【００２５】（１１）前記自動書き込み・消去制御回路
は、前記自己収束処理後の消去ベリファイに際し、全て
のメモリセルの閾値が所定値以下であることが確認され
た場合には消去シーケンスを終了し、一部のメモリセル
の閾値が所定値以下であることが確認できなかった場合
には、再び消去を行い、リークチェック、消去ベリファ
イが共にＯＫと判断されるまで自己収束処理および消去
を繰り返すこと。

【００２６】上記のように本発明の半導体記憶装置によ
れば、フラッシュＥＥＰＲＯＭにおける自動書き込みや
自動消去に際してセル閾値の制御を確実に行うことがで
き、性能、信頼性を向上させることができる。

【００２７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。ここで、本実施形態におけ
るフラッシュＥＥＰＲＯＭは、次のような基本構成を有
するものとする。 （１） 外部電源から供給される電圧を昇圧して書き込
み・消去用の電圧を生成する昇圧回路を内蔵した単一電
源方式のもの。 （２） データ書き込みの対象となるセルアレイ領域の
複数のメモリセルを自動的に書込む自動書き込み機能、
データ消去の対象となるセルアレイ領域の複数のブロッ
クをブロック単位としてブロック毎にシリアルに指定し
て自動的に消去させる自動消去機能を有すること。 （３） セルアレイの例えば不良行を予備行に置換して
救済するようにした不良セル救済制御機能を有するこ
と。

【００２８】図１は、本発明の一実施形態に係るＮＯＲ
型フラッシュＥＥＰＲＯＭの全体構成を概略的に示すブ
ロック回路図である。図１において、メモリセルアレイ
１０は、それぞれ浮遊ゲートと制御ゲートを有するＮチ
ャネルのＭＯＳＦＥＴからなるメモリセル（セルトラン
ジスタ）が、例えばＮＯＲ型セル（図２参照）を構成
し、全体として行列状に配列されてなり、ロウ方向にｎ
個のブロックＢＫ０〜ＢＫｎ−１に分割されている。

【００２９】なお、図２のＮＯＲ型セルは、複数のセル
トランジスタＱの各ドレインが１本のビット線ＢＬに共
通接続されており、上記複数のセルトランジスタＱの各
制御ゲートにそれぞれ対応してワード線ＷＬが接続され
ており、上記複数のセルトランジスタＱの各ソースがブ
ロック単位で１本のソース線ＳＬに共通接続されてい
る。

【００３０】上記セルトランジスタＱおよびＮＯＲ型セ
ルの動作原理はよく知られているので、ここではその説
明を省略する。アドレスバッファ１１にはアドレス入力
端子を介して例えば１８ビットのアドレス信号Ａ０〜Ａ
１７が外部から入力する。プリデコーダ１２は前記アド
レスバッファ１１からのアドレス信号（内部アドレス信
号）をデコードする。

【００３１】ロウデコーダ１３は前記プリデコーダ１２
からのロウアドレス信号をデコードしてメモリセルアレ
イ１０のロウ選択を行い、デコード出力に応じてワード
線に所定の電圧を供給するワード線ドライバを有する。

【００３２】カラムデコーダ１４は前記プリデコーダ１
２からのカラムアドレス信号をデコードする。カラムゲ
ート１５は前記カラムデコーダ１４のデコード出力によ
り制御され、前記メモリセルアレイ１０のカラム選択を
行う。

【００３３】センスアンプ１６は前記カラムゲート１５
に接続され、メモリセルからの読み出し情報をセンス増
幅して出力するとともに、ＥＥＰＲＯＭの各種の動作モ
ードに応じてフラグ信号（書き込みベリファイの判定結
果フラグＰＶＯＫ、消去ベリファイの判定結果フラグＥ
ＶＯＫ、リークチェックの判定結果フラグＬＣＫＯＫ）
を出力する機能を有する。

【００３４】入出力回路（Ｉ／Ｏバッファ）１７は上記
センスアンプ１６に接続され、入出力端子との間で例え
ば１６ビットの入出力データＤ０〜Ｄ１５を入出力す
る。ソースデコーダ１８は各ブロックＢＫ０〜ＢＫｎ−
１のソース線選択を行い、デコード出力に応じてソース
線に所定の電圧を供給するソース線ドライバを有する。

【００３５】ビット線昇圧回路２０は書き込み動作に必
要な高電圧を前記カラムゲート１５を介してビット線に
供給する。ワード線・ソース線昇圧回路２１は書き込み
動作や消去動作に必要な高電圧を前記ワード線およびソ
ース線に印加するために前記ロウデコーダ１３のワード
線ドライバおよびソースデコーダ１８のソース線ドライ
バに供給する。

【００３６】制御回路２２はＥＥＰＲＯＭ内部の各部の
動作を制御し、チップイネーブ（／ＣＥ）入力端子、ア
ウトプットイネーブ（／ＯＥ）入力端子、ライトイネー
ブ（／ＷＥ）入力端子に接続されている。

【００３７】アドレス発生用のアドレスカウンタ２３
は、自動書き込みあるいは自動消去に際して、対象とな
るブロックおよびメモリセルのアドレスを指定するため
のアドレス（ロウアドレスＡｘ、カラムアドレスＡｙ）
を生成する。

【００３８】選択回路２４は、通常動作時には前記アド
レスバッファ１１からのアドレス信号を選択して前記プ
リデコーダ１２に供給し、自動書き込み時あるいは自動
消去時には、前記アドレスカウンタ２３から出力するア
ドレス信号を選択して前記プリデコーダ１２に供給す
る。

【００３９】コマンド回路２５は前記アドレスバッファ
１１からのアドレス信号および入出力回路１７を経た入
力信号の組み合わせによるコマンド信号を解読して各種
の制御信号を出力する。

【００４０】サイクルカウンタ２６はメモリセルアレイ
１０に対する書き込みあるいは消去の回数をカウントす
る。なお、２７はタイマー回路である。ＰＬＡ（プログ
ラマブル・ロジック・アレイ）２８は前記自動書き込み
機能、自動消去機能を実現し、後述するようなシーケン
ス動作を制御するように構成されている。

【００４１】上記ＰＬＡ２８は、前記コマンド回路２
５、サイクルカウンタ２６、タイマー回路２７の各出力
および前記センスアンプ１６から各種のフラグ信号（Ｐ
ＶＯＫ、ＥＶＯＫ、ＬＣＫＯＫ）が与えられ、ＰＬＡコ
ード信号を出力して前記ビット線昇圧回路２０、ワード
線・ソース線昇圧回路２１、アドレスカウンタ２３、サ
イクルカウンタ２６およびタイマー回路２７に供給す
る。

【００４２】なお、前述したように、前記メモリセルア
レイ１０には、ＥＥＰＲＯＭの製造段階における検査工
程で発見された不良セルを救済して製造歩留りを向上さ
せるために、冗長回路が設けられている。

【００４３】また、ＥＥＰＲＯＭの使用段階において主
メモリセルアレイのメモリセルに対するデータの書き込
み特性または消去特性が所定以下に劣化した場合に、必
要に応じて、この後はこの書き込み特性または消去特性
が劣化したセルに代えて冗長用のメモリセルに自動的に
置換する機能を備えていても良い。

【００４４】この冗長回路は、図示しないが、数行分の
冗長用メモリセル（Redundancy cell ）、予備ロウデコ
ーダを有する。更に、ＥＥＰＲＯＭの使用段階において
主メモリセルアレイに対するデータの書き込み特性また
は消去特性が所定以下に劣化した場合に、特性劣化した
セルに代えて冗長用のメモリセルに自動的に置換するた
めに、特性劣化セル検知回路及び置換制御回路を備えて
おけばよい。

【００４５】図３は、図１中のＰＬＡ２８の制御による
自動書き込みシーケンスの流れの一例を示すフローチャ
ートである。本実施例のフラッシュＥＥＰＲＯＭにおけ
る自動書き込みのシーケンスの特徴は、書き込みベリフ
ァイから実行することを特徴としている。すなわち、通
常（１）書き込み及び（２）書き込みベリファイを書き
込みが終了するまで行われるが、本発明では、最初に書
き込みベリファイを行った後に、書き込みと書き込みベ
リファイを繰り返すようにしている。 図３のフローチ
ャート（Start はシーケンスの開始、End はシーケンス
の終了を表わす）において、書き込み動作は、書き込み
コマンドの認識後、サイクルカウンタの設定値ＰＣをリ
セット（ＰＣ＝０）し（ステップＡ１）、指定アドレス
が書き込み／消去禁止状態に指定されているかどうかを
判定し（ステップＡ２）、禁止状態である（Unprotect=
NO）場合にはシーケンスを終了し、禁止状態でない（Un
protect=YES ）場合には書き込みベリファイから開始す
る（ステップＡ３〜ステップＡ５）。

【００４６】この最初に行う書き込みベリファイは次の
ように行われる。まず、書き込みベリファイ電圧（Prog
ram Verify Voltage : PV voltage ）をセットアップ
（set-up）し（ステップＡ３）、５００ｎｓの読み出し
（READ）を行う（ステップＡ４）。読み出しデータREAD
-DATA と書き込み入力データINPUT-DATAとが等しいかど
うかを判定する（ステップＡ５）。そして、読み出しデ
ータと書き込み入力データが等しい場合には、書き込み
が必要ないので、書き込みベリファイ電圧をリセット
（Reset ）して（ステップＡ６）シーケンスを終了し、
NOの場合には通常の書き込み動作を行う。

【００４７】書き込み動作の流れは基本的には従来と同
じである。具体的には、メモリセルに対するデータの書
き込みを行った後に上記メモリセルのデータの読み出し
を行うことによりデータの書き込みが正しく行われてい
るか否かを検証する一連の制御を行い、この一連の制御
を書き込みが正しく行われるまで必要に応じて繰り返
す。

【００４８】図３における本実施形態では、書き込みお
よび書き込みベリファイの繰返し回数を書き込み回数カ
ウンタＰＣでカウントアップ（PC＝PC＋１）して（ステ
ップＡ１６）制御している。本実施形態においては、最
大の繰返し回数を３２０回とし（ステップＡ７）、それ
以上の繰り返し回数になった場合には、メモリセルに異
常があるものと判定し、書き込み電圧をリセットする
（ステップＡ８）とともにエラーフラグ（Error Flag）
をセットして（ステップＡ９）シーケンスを終了する。
まだ、最大書き込み回数に達していない場合には、書き
込みおよび書き込みベリファイを繰返す（ステップＡ１
０〜ステップＡ１５）。この際、書き込みパルスの時間
幅は、書き込みの繰り返し回数に応じて変化させており
（ステップＡ１１，ステップＡ１２）、例えば書き込み
回数が１回目から１５回目まで（ＰＣ＜１６）は２μｓ
とし（ステップＡ１３）、１６回目から２３回目まで
（１６≦ＰＣ＜２４）は１０μｓ（ステップＡ１４）、
２４回目以降３２０回まで（ＰＣ≧２４）は１００μｓ
にステップアップさせている（ステップＡ１５）。

【００４９】図４は、図１中のＰＬＡ２８の制御による
自動消去シーケンスの全体の流れ（メインルーチンのフ
ローチャート）の一例を示している。図５〜図８は、そ
れぞれ図４のステップＢ６、ステップＢ８、ステップＢ
９、ステップＢ１２の詳細を示している。本自動消去シ
ーケンスにおいても、自動書き込みシーケンスと同様
に、書き込みと消去に先がけてそれぞれ書き込みベリフ
ァイ及び消去ベリファイを行って、不要な書き込み及び
消去を省略している。

【００５０】図５は本体セルに対する消去前書き込み動
作の流れの一例、図６は不良置換え前のリダンダンシー
セル、不良置換え後の本体セルに対する消去前書き込み
動作の流れの一例、図７は消去および消去ベリファイ動
作の流れの一例、図８はリークチェックおよび自己収束
動作の流れの一例を示している。

【００５１】図４〜図８のフローチャートに示す本実施
形態の動作を説明する。図４に示す消去動作全体のフロ
ーチャートから分かるように、消去コマンドの認識後、
ブロック選択アドレスカウンタＢＬＫＡｄｄを０にセッ
ト（ステップＢ１）、サイクルカウンタＰＣを０にセッ
トし（ステップＢ２）、不良置換え前のリダンダンシー
セルおよび不良置換え後の本体セルの消去前書き込み確
認フラグＲＤＢＩＴを" Ｌ" レベルにリセット（ＲＤＢ
ＩＴ＝Ｌ）する（ステップＢ３）。その後、書き込みベ
リファイの判定結果フラグＰＶＯＫ、消去ベリファイの
判定結果フラグＥＶＯＫ、リークチェックの判定結果フ
ラグＬＣＫＯＫをリセット（ＰＶＯＫ、ＥＶＯＫ、ＬＣ
ＫＯＫ＝Ｌ）する（ステップＢ４）。

【００５２】そして、ブロック毎に指定アドレスが書き
込み／消去禁止状態に指定されているかどうかを判定し
（ステップＢ５）、禁止状態でなければ消去前書き込み
から消去動作を開始する（ステップＢ６）。この際、ブ
ロック選択アドレス（BLK Add ）をカウンタでカウント
アップ（BLK Add ＝BLK Add ＋１）し（ステップＢ１
７）、BLK Add ＝０（ブロックＢＫ０）から１（ブロッ
クＢＫ１）、２（ブロックＢＫ２）、…、１０（ブロッ
クＢＫ１０）と順番に消去動作を行うように指定する。

【００５３】また、消去動作の流れの中で、必要に応じ
てＬＣＫＯＫが" Ｈ" レベルにセットされている（ＬＣ
ＫＯＫ＝Ｈ）か否かをチェックし（ステップＢ１１）、
ＥＶＯＫが" Ｈ" レベルにセットされている（ＥＶＯＫ
＝Ｈ）か否かをチェックする（ステップＢ１４）。

【００５４】図４のフローチャート中における本体セル
に対するブロック単位で行う消去前書き込み（Block PV
& Program ;Pre-Program ）の動作（ステップＢ６）
は、図５に示すフローチャートから分かるように、カラ
ムアドレスＡｙおよびロウアドレスＡｘのリセット（ス
テップＣ１）後、前記した書き込みシーケンスにカラム
アドレスＡｙのカウントアップ（ＡＹ＝ＡＹ＋１）（ス
テップＣ３）、ロウアドレスＡｘのカウントアップ（Ａ
Ｘ＝ＡＸ＋１）を追加（ステップＣ６）し、消去させた
いブロックを選択して全てのアドレスの本体セルに対し
て書き込みするように繰り返す。この際、カラム選択の
終了後にロウ選択に移行する前にワード線電圧をリセッ
トして（ステップＡ６）読み出し電圧Ｖccにする。その
他の動作は図３の書き込み動作と同じであるので、同じ
符号を付して、説明は省略する。

【００５５】図４のフローチャート中における不良置換
え前のリダンダンシーセルおよび不良置換え後の本体セ
ルに対する消去前書き込み（Spare/Fail Row Program）
の動作を、図６に示す。リダンダンシーセルに置換えな
い時はリダンダンシー用の予備セルを選択し、リダンダ
ンシーセルに置換える時は置換え前の本体セルを選択す
る（ステップＤ１）、そして、時間幅１０μｓの書き込
みパルスを用いて書き込みを行い（ステップＤ２、ステ
ップＤ３）、書き込みベリファイは実行しない（ステッ
プＤ４〜ステップＤ１０）。書き込みベリファイは実行
しない理由は、書き込み不良セルを置換えていた場合に
書き込みベリファイの結果がＮＧとなるからである。

【００５６】なお、リダンダンシーのカラムアドレスＡ
Ｙ、ロウアドレスＡＸは、冗長回路の不良アドレス記憶
回路の記憶されているアドレスである。図４のフローチ
ャート中におけるブロック消去ベリファイ（Block EV）
およびブロック消去（Block Erase ）の動作を、図７に
示す。消去ベリファイ動作から開始し（ステップＥ１〜
ステップＥ４）、セルの閾値Ｖｔｈが所定値（例えば３
Ｖ以下）になるまで消去を行う（ステップＥ２〜ステッ
プＥ１８）。つまり、消去させたいセルアレイ領域をブ
ロック単位とし、消去させたいブロック毎にブロック単
位での消去および消去ベリファイ処理を全てのアドレス
に対して実行するように繰り返すことにより、消去させ
たい複数のブロックをブロック毎にシリアルに自動的に
消去する。

【００５７】図４のフローチャート中におけるブロック
リークチェックおよび自己収束（Block LCK & Conv）の
動作を、図８に示す。自己収束はビット線毎に（カラム
単位で）行われる（ステップＦ１、ステップＦ２）。こ
の際、リークチェック用負荷トランジスタを用いてセン
スアンプで読み出した結果（ステップＦ３）、ビット線
リークがない場合（例えばリーク電流値が５μＡ以
下）、つまり、" ０" 書き込みセルの読み出し状態であ
る場合には、リークチェックＯＫとする（ステップＦ５
〜ステップＦ８）。

【００５８】上記とは逆に、ビット線リークがある場合
（例えばリーク電流値が５μＡ以上）、つまり、" １"
書き込みセルの読み出し状態である場合には、リークチ
ェックＮＧとする。リークチェックＮＧの場合には、自
己収束（Convergence ）の動作により、ビット線リーク
の原因となっている過消去メモリセルの閾値を高く制御
してビット線リークがないようにする（ステップＦ９〜
ステップＦ１４）。

【００５９】また、自己収束の動作は、全てのワード線
を０Ｖに設定し、選択ビット線に自己収束電圧（例えば
５Ｖ）を与えることにより（ステップＦ１３）、通常の
書き込み動作においてワード線を０Ｖに設定した場合と
等価な状態にして行う。

【００６０】なお、消去および自己収束の回数をカウン
タＰＣでカウントアップするが（ステップＦ１５）、前
記した書き込み動作とは異なり、消去および自己収束の
合計回数が最大３０７２であるか否かを判定するものと
した（ステップＦ１０）。

【００６１】上記のように、フラッシュＥＥＰＲＯＭに
おける自動消去のシーケンスの特徴は、次の通りであ
る。 （１）ブロック単位で消去前書き込みの書き込みベリフ
ァイを最初に行い、続いて消去前書き込みと書き込みベ
リファイとを書き込みが終了するまで行い、次に、消去
ベリファイとそれに続く消去および消去ベリファイを行
う。また、消去後の各ビット線に対する過消去メモリセ
ル検出および過消去メモリセルの閾値の制御も行う。な
お、複数ブロックを消去する場合は、連続してブロック
毎に上記動作を行う。

【００６２】（２）前記消去前書き込みにおいて、指定
されたブロック内の全てのメモリセルに対して書き込み
を行うために自動的に書き込みアドレスのカウントアッ
プを行う。

【００６３】（３）前記消去前書き込みにおいて、不良
置換え前のリダンダンシーセルおよび不良置換え後の本
体セルについても消去前書き込みを行う。 （４）前記消去および消去ベリファイにおいて、一定パ
ルス時間の消去電圧を印加し、消去毎にメモリセルの閾
値が所定値以下であるか否かの消去ベリファイを行い、
ブロック内の全てのメモリセルの閾値が所定値以下であ
ることが確認されるまで消去および消去ベリファイを繰
り返す。

【００６４】（５）前記消去ベリファイを前記ブロック
内の全てのメモリセルが通過した後、過消去メモリセル
検出処理であるリークチェックを行う。前記リークチェ
ックは、全てのワード線を０Ｖに設定し、１アドレス分
のビット線を選択し、選択されたビット線に過消去メモ
リセルによるビット線リークがあるか否かを判定する。

【００６５】（６）前記リークチェックの結果がＯＫの
場合は消去シーケンスを終了し、前記リークチェックの
結果がＮＧの場合（過消去メモリセルが存在するビット
線と判断された場合）には過消去メモリセルの閾値制御
である自己収束処理を実行する。前記自己収束処理は、
全ワード線が０Ｖのままで選択ビット線に自己収束電圧
を一定時間印加して過消去メモリセルの閾値が所望のし
きい値分布内に収まるように引き上げる。

【００６６】（７）前記自己収束処理の後、再び前記リ
ークチェックを行い、前記自己収束処理が正しく行われ
たか否かを判定する。 （８）前記自己収束処理を一旦実行した後には、必ず消
去ベリファイを再実行して全てのメモリセルの閾値が所
定値以下であるか否かを確認する。

【００６７】（９）前記自己収束処理後の消去ベリファ
イにおいて、全てのメモリセルの閾値が所定値以下であ
ることが確認された場合には消去シーケンスを終了し、
一部のメモリセルの閾値が所定値を越えたことが確認さ
れた場合には、再び消去を行い、リークチェック、消去
ベリファイが共にＯＫと判断されるまで自己収束処理お
よび消去を繰り返す。

【００６８】上記したような本実施形態のフラッシュＥ
ＥＰＲＯＭにおいては、自動書き込みのシーケンス、自
動消去のシーケンスによりメモリセルに対するデータの
書き換えを行うことにより、書き込み時間をむやみに長
くすることなく、書き込み後、消去後のセルの閾値を所
定の分布幅に制御することが可能になる。また、処理の
開始当初にベリファイ動作を行って書き込み或いは消去
の必要のないセルへの書き込み及び消去を省略している
ので、過書き込み及び過消去がなくなり、しきい値制御
が安定化する。

【００６９】さらに、所定の閾値まで書き込まれたセル
については、それ以上にストレスをかけることなく、セ
ルの閾値が均等になる。消去後、過消去メモリセルが発
生した時にも、過消去メモリセルが存在するビット線の
みに自己収束電圧を印加するので、むやみにストレスを
かけることなく、セルの閾値を所定の分布幅に制御する
ことが可能になる。

【００７０】また、自動書き込み及び自動消去のシーケ
ンスにほぼ同一の動作を行わせるようにしているので、
回路の簡略化ができる。すなわち、消去シーケンスで
は、消去前に書き込みをする必要がある。消去前のデー
タは、" １" データ、" ０" データが混在しているた
め、その状態で消去前書き込みを行うと、以下の２点の
問題を生じる。 （１） " １" データから書き込みした" ０" データ
と、" ０" データに書き込みした" ０" データのセルの
しきい値Ｖｔｈに差が生じて、消去時間が長くなり、消
去後のセルのしきい値Ｖｔｈのばらつきの原因となる。 （２）" ０" データに追加書き込みを行い、書き込みに
よるセル劣化の原因となる。

【００７１】この対策として、消去前書き込みにおい
て、すでに" ０" となっているデータに書き込みを行わ
ず、" １" データのみ書き込みをする。つまり、消去前
書き込み時にベリファイから開始して、" ０" データ
か" １" データかを判定し、書き込みの必要な" １" デ
ータセルにのみ書き込みを行い、書き込み後のレベル、
セルのしきい値Ｖｔｈをそろえることで、安定した性能
を実現できる。

【００７２】更に、このようなベリファイから開始する
シーケンスをすべてのモードに採用することで、回路構
成を簡略化でき、ロジックを共用することにより、回路
面積を削減し、チップサイズの縮小によるコストダウン
を実現できる。また、シーケンスを統一化することで、
設計時間を短縮化し、設計の効率化が図れる。

【００７３】従って、データの書き換えを安定に行うこ
とが可能になるので、信頼性の高いメモリデバイスを提
供することができる。なお、上記実施例のＥＥＰＲＯＭ
において、電源電圧を昇圧して書き込み電圧や消去電圧
などの高電圧を得るための昇圧回路として、多段縦続接
続されたチャージポンプ回路と、最終段のチャージポン
プ回路に接続された電圧制限回路とから構成することが
可能である。

【００７４】データの書き込みを行う場合に、使用され
る書き込み電圧が高い程、データの書き込みに要する時
間を短くすることができるが、書き込み電圧を高くし過
ぎるとデータの書き込み時にオーバーライトが生じる。

【００７５】この問題を避けるために、書き込み電圧を
小刻みに上昇させてデータの書き込みを複数回に分けて
行い、データの書き込みおよび書き込み後の読み出し動
作を繰り返し行うものとし、読み出されたデータが書き
込みデータと等しくなった時に書き込み動作を終了させ
る方式（インテリジェントライト方式）を採用してもよ
い。

【００７６】この場合、書き込み電圧や消去電圧を最適
値に設定するために、昇圧回路の出力側に電圧調整回路
を設けておき、次のように制御することも可能である。
即ち、メモリセルに対するデータの書き込みあるいは消
去を行った後に上記メモリセルのデータの読み出しを行
うことによりデータの書き込みあるいは消去が正しく行
われているか否かを検証する一連の制御を行い、この一
連の制御を書き込みあるいは消去が正しく行われるまで
必要に応じて繰り返し、一連の制御の実行回数（検証回
数）を保持する際に、上記検証回数を所定の設定回数と
比較し、比較結果に応じて電圧設定手段を制御するため
の制御データを設定して上記昇圧回路の出力電圧（書き
込み電圧あるいは消去電圧）が最適値となるように自動
的に電圧調整回路を調整制御すると共に、この制御デー
タを不揮発性記憶手段に記憶しておく。

【００７７】この場合、検証回数が設定回数より多い
と、書き込みあるいは消去の能力を高くするために前記
昇圧回路の出力電圧が高くなるように制御し、検証回数
が設定回数より少ないと、書き込みあるいは消去の能力
を低くするために前記昇圧回路の出力電圧が低くなるよ
うに制御することにより、昇圧回路の出力電圧が最適値
となるように自動的に調整することが可能となる。本発
明は、上記の発明の実施の形態に限定されるものではな
く、本発明の要旨を変更しない範囲で種々変形して実施
できるのは勿論である。

【００７８】

【発明の効果】上記のように本発明の半導体記憶装置に
よれば、フラッシュＥＥＰＲＯＭにおける自動書き込み
や自動消去に際してセル閾値の制御を確実に行うことが
でき、性能、信頼性を向上させることができる。

【図面の簡単な説明】

【図１】 本発明の一実施形態に係るＮＯＲ型フラッシ
ュＥＥＰＲＯＭの全体構成を概略的に示すブロック回路
図。

【図２】 図１中のメモリセルアレイにおけるＮＯＲ型
セルの一部分を取り出して示す回路図。

【図３】 図１のフラッシュＥＥＰＲＯＭにおける自動
書き込みシーケンスの流れの一例を示すフローチャー
ト。

【図４】 図１のフラッシュＥＥＰＲＯＭにおける自動
消去シーケンスの全体の流れ（メインルーチン）の一例
を示すフローチャート。

【図５】 図４中のステップＢ６に対応する本体セルに
対する消去前書き込み動作の流れの一例を示すフローチ
ャート。

【図６】 図４中のステップＢ８に対応するリダンダン
シーセル、本体不良置換えセルに対する消去前書き込み
動作の流れの一例を示すフローチャート。

【図７】 図４中のステップＢ９に対応する消去及び消
去ベリファイ動作の流れの一例を示すフローチャート。

【図８】 図４中のステップＢ１２に対応するリークチ
ェック、自己収束動作の流れの一例を示すフローチャー
ト。

【符号の説明】

１０…メモリセルアレイ ＢＫ０〜ＢＫｎ−１…ブロック １１…アドレスバッファ １２…プリデコーダ １３…ロウデコーダ １４…カラムデコーダ １５…カラムゲート １６…センスアンプ １７…入出力（Ｉ／Ｏ）回路 １８…ソースデコーダ ２０…ビット線昇圧回路 ２１…ワード線・ソース線昇圧回路 ２２…制御回路 ２３…アドレスカウンタ（アドレス発生回路） ２４…選択回路 ２５…コマンド回路 ２６…サイクルカウンタ ２７…タイマー回路 ２８…ＰＬＡ回路

Claims (20)

【特許請求の範囲】
1. 【請求項１】 浮遊ゲートおよび制御ゲートが積層され
   た二層ゲート構造を有する複数の不揮発性のメモリセル
   が配列されたメモリセルアレイと、 書き込みコマンド入力に基づいて、前記メモリセルアレ
   イにおけるデータ書き込みの対象となる１つまたは複数
   のメモリセルを指定して自動的に書き込み処理を制御す
   る自動書き込み制御回路と、を備え、 前記自動書き込み制御回路は、自動書き込みの開始時に
   まず書き込みベリファイを行い、前記書き込みベリファ
   イの結果書き込みが必要なメモリセルについて書き込み
   及び書き込みベリファイを書き込みが完了するまで繰り
   返すことを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、前記自動書き込み制御回路は、前記書き込みと書き
   込みベリファイの繰り返し回数に応じて前記浮遊ゲート
   への注入電荷量を制御することを特徴とする半導体記憶
   装置。
3. 【請求項３】 請求項２記載の半導体記憶装置におい
   て、前記注入電荷量の制御は、書き込みパルスの時間幅
   を制御することによって行われることを特徴とする半導
   体記憶装置。
4. 【請求項４】 浮遊ゲートおよび制御ゲートが積層され
   た二層ゲート構造を有する複数の不揮発性のメモリセル
   が配列されたメモリセルアレイと、 消去コマンド入力に基づいて、前記メモリセルアレイに
   おけるデータ消去の対象となる複数のメモリセルを指定
   して自動的に消去処理を制御する自動消去制御回路と、
   を備え、 前記自動消去制御回路は、自動消去の開始時にまず消去
   ベリファイを行い、前記消去ベリファイの結果消去が必
   要なメモリセルについて消去及び消去ベリファイを消去
   が完了するまで繰り返すことを特徴とする半導体記憶装
   置。
5. 【請求項５】 請求項４記載の半導体記憶装置におい
   て、前記自動消去制御回路は、消去後の各ビット線に対
   する過消去メモリセル検出および過消去メモリセルの閾
   値の制御を更に行うことを特徴とする半導体記憶装置。
6. 【請求項６】 請求項４記載の半導体記憶装置におい
   て、前記消去および消去ベリファイに際し、一定パルス
   時間の消去電圧を印加し、消去毎にメモリセルの閾値が
   所定値以下であるか否かの消去ベリファイを行い、全て
   のメモリセルの閾値が所定値以下であることが確認され
   るまで消去および消去ベリファイが繰り返されることを
   特徴とする半導体記憶装置。
7. 【請求項７】 浮遊ゲートおよび制御ゲートが積層され
   た二層ゲート構造を有する複数の不揮発性のメモリセル
   が配列されたメモリセルアレイと、 消去コマンド入力に基づいて、前記メモリセルアレイに
   おけるデータ消去の対象となる複数のメモリセルを指定
   して自動的に処理を制御する自動書き込み・消去制御回
   路と、を備え、 前記自動書き込み・消去制御回路は、まず消去前書き込
   みの書き込みベリファイを行い、前記書き込みベリファ
   イの結果消去前書き込みが必要であれば書き込み及び書
   き込みベリファイを書き込みが完了するまで繰り返し、
   消去前書き込みが終了した時点で、消去ベリファイを行
   い、その後に消去が完了するまで、消去と消去ベリファ
   イ動作を繰り返すことを特徴とする半導体記憶装置。
8. 【請求項８】 請求項７記載の半導体記憶装置におい
   て、前記メモリセルアレイは、ロウ方向に分割された複
   数のメモリセルブロックからなることを特徴とする半導
   体記憶装置。
9. 【請求項９】 請求項８記載の半導体記憶装置におい
   て、前記自動書き込み・消去制御回路は複数のメモリセ
   ルブロックをシリアルに指定して、指定されたメモリセ
   ルブロック内の複数のメモリセルについて自動的に処理
   を制御することを特徴とする半導体記憶装置。
10. 【請求項１０】 請求項７記載の半導体記憶装置におい
    て、前記自動書き込み・消去制御回路は、消去後の各ビ
    ット線に対する過消去メモリセル検出および過消去メモ
    リセルの閾値の制御を更に行うことを特徴とする半導体
    記憶装置。
11. 【請求項１１】 請求項７記載の半導体記憶装置におい
    て、前記消去前書き込みに際し、指定されたメモリブロ
    ック内の全てのメモリセルに対して書き込みを行うため
    に自動的に書き込みアドレスのカウントアップが行われ
    ることを特徴とする半導体記憶装置。
12. 【請求項１２】 請求項７記載の半導体記憶装置におい
    て、前記消去前書き込みに際し、不良置換え前のリダン
    ダンシーセルおよび不良置換え後の本体セルについても
    消去前書き込みが行われることを特徴とする半導体記憶
    装置。
13. 【請求項１３】 請求項７記載の半導体記憶装置におい
    て、前記消去および消去ベリファイに際し、一定パルス
    時間の消去電圧を印加し、消去毎にメモリセルの閾値が
    所定値以下であるか否かの消去ベリファイを行い、全て
    のメモリセルの閾値が所定値以下であることが確認され
    るまで消去および消去ベリファイが繰り返されることを
    特徴とする半導体記憶装置。
14. 【請求項１４】 請求項１３記載の半導体記憶装置にお
    いて、前記自動書き込み・消去制御回路は、更に前記消
    去ベリファイで全てのメモリセルのしきい値が所定値以
    下であることが確認された後、過消去メモリセル検出処
    理であるリークチェックを行うことを特徴とする半導体
    記憶装置。
15. 【請求項１５】 請求項１４記載の半導体記憶装置にお
    いて、前記リークチェックは、全てのワード線を０Ｖに
    設定し、１アドレス分のビット線を選択し、選択された
    ビット線に過消去メモリセルによるビット線リークがあ
    るか否かを判定することにより行われることを特徴とす
    る半導体記憶装置。
16. 【請求項１６】 請求項１５記載の半導体記憶装置にお
    いて、前記リークチェックの結果がＯＫの場合は消去シ
    ーケンスを終了し、前記リークチェックの結果がＮＧの
    場合には過消去メモリセルの閾値制御である自己収束処
    理を実行することを特徴とする半導体記憶装置。
17. 【請求項１７】 請求項１６記載の半導体記憶装置にお
    いて、前記自己収束処理は、全ワード線が０Ｖのままで
    選択ビット線に自己収束電圧を一定時間印加して過消去
    メモリセルの閾値を引き上げることを特徴とする半導体
    記憶装置。
18. 【請求項１８】 請求項１６記載の半導体記憶装置にお
    いて、前記自動書き込み・消去制御回路は、前記自己収
    束処理の後、再び前記リークチェックを行い、前記自己
    収束が正しく行われたか否かを判定することを特徴とす
    る半導体記憶装置。
19. 【請求項１９】 請求項１６記載の半導体記憶装置にお
    いて、前記自動書き込み・消去制御回路は、前記自己収
    束処理を実行した後、消去ベリファイを再実行して全て
    のメモリセルの閾値が所定値以下であるか否かを確認す
    ることを特徴とする半導体記憶装置。
20. 【請求項２０】 請求項１９記載の半導体記憶装置にお
    いて、前記自動書き込み・消去制御回路は、前記自己収
    束処理後の消去ベリファイに際し、全てのメモリセルの
    閾値が所定値以下であることが確認された場合には消去
    シーケンスを終了し、一部のメモリセルの閾値が所定値
    以下であることが確認できなかった場合には、再び消去
    を行い、リークチェック、消去ベリファイが共にＯＫと
    判断されるまで自己収束処理および消去を繰り返すこと
    を特徴とする半導体記憶装置。