JPH08107155A - 不揮発性半導体のメモリ素子及びその製造方法 - Google Patents
不揮発性半導体のメモリ素子及びその製造方法Info
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- JPH08107155A JPH08107155A JP7212986A JP21298695A JPH08107155A JP H08107155 A JPH08107155 A JP H08107155A JP 7212986 A JP7212986 A JP 7212986A JP 21298695 A JP21298695 A JP 21298695A JP H08107155 A JPH08107155 A JP H08107155A
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Abstract
(57)【要約】 （修正有）
【課題】 エレベーテッドソース／ドレーン構造をも
ち、素子の全表面が同一の平面をなす不揮発性半導体の
メモリ素子及びその製造方法を提供する。 【解決手段】 チャンネル領域３０を有する第１導電型
の基板３１と、チャンネル領域によって分離され、基板
と段差をおいて形成された第２導電型のエレベーテッド
ソース／ドレーン領域３３，３４と、チャンネル領域に
該当する基板の露出した表面とソース／ドレーン領域の
露出した表面上に形成されたフローティングゲート絶縁
膜３５と、チャンネル領域のフローティングゲート絶縁
膜３５上に形成され、一定の深さと厚さを有するウェル
状のフローティングゲート３７と、フローティングゲー
トのウェル内に完全に埋設されて、フローティングゲー
トによって覆われる一定の厚さのコントロルゲート３９
と、フローティングゲート３７とコントロルゲート３９
を絶縁させるために、これらの間に形成された層間絶縁
膜３８とを含む。
ち、素子の全表面が同一の平面をなす不揮発性半導体の
メモリ素子及びその製造方法を提供する。 【解決手段】 チャンネル領域３０を有する第１導電型
の基板３１と、チャンネル領域によって分離され、基板
と段差をおいて形成された第２導電型のエレベーテッド
ソース／ドレーン領域３３，３４と、チャンネル領域に
該当する基板の露出した表面とソース／ドレーン領域の
露出した表面上に形成されたフローティングゲート絶縁
膜３５と、チャンネル領域のフローティングゲート絶縁
膜３５上に形成され、一定の深さと厚さを有するウェル
状のフローティングゲート３７と、フローティングゲー
トのウェル内に完全に埋設されて、フローティングゲー
トによって覆われる一定の厚さのコントロルゲート３９
と、フローティングゲート３７とコントロルゲート３９
を絶縁させるために、これらの間に形成された層間絶縁
膜３８とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体の
メモリ素子に係り、特に基板と段差を置いて形成された
エレベーテッド（elevated）ソース／ドレーン領域を有
するＥＥＰＲＯＭ及びその製造方法に関するものであ
る。
メモリ素子に係り、特に基板と段差を置いて形成された
エレベーテッド（elevated）ソース／ドレーン領域を有
するＥＥＰＲＯＭ及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】図１は従来のＥＥＰＲＯＭセルの断面構
造図である。図１を参照すると、ｐ型シリコン基板１１
内にｎ+ 型ソース／ドレーン領域を形成して、基板１１
にチャンネル領域１９を区画する。ソース／ドレーン領
域１２，１３の間の基板１１上には、フローティングゲ
ート絶縁膜１４として酸化膜が形成されているが、この
酸化膜はドレーン領域１３の上部に形成された酸化膜が
他の部分に形成された酸化膜１５より厚さが相対的に薄
く形成され、ドレーンゲート間の強い電界によって書込
み動作の時電荷がドレーン領域１３からトンネリングさ
れる。この薄膜の酸化膜１５をトンネリング酸化膜とい
う。
造図である。図１を参照すると、ｐ型シリコン基板１１
内にｎ+ 型ソース／ドレーン領域を形成して、基板１１
にチャンネル領域１９を区画する。ソース／ドレーン領
域１２，１３の間の基板１１上には、フローティングゲ
ート絶縁膜１４として酸化膜が形成されているが、この
酸化膜はドレーン領域１３の上部に形成された酸化膜が
他の部分に形成された酸化膜１５より厚さが相対的に薄
く形成され、ドレーンゲート間の強い電界によって書込
み動作の時電荷がドレーン領域１３からトンネリングさ
れる。この薄膜の酸化膜１５をトンネリング酸化膜とい
う。
【０００３】フローティングゲート絶縁膜１４上には、
書込み動作の時にトンネリング酸化膜を通じてドレーン
領域１３からトンネリングされた電荷を蓄えるためのフ
ローティングゲート１６が形成され、フローティングゲ
ート１６上には層間絶縁膜１７として誘電体膜が形成さ
れ、その上にはコントロルゲート１８が形成される。前
記フローティングゲート１６とコントロルゲート１８は
ポリシリコン膜からなっている。
書込み動作の時にトンネリング酸化膜を通じてドレーン
領域１３からトンネリングされた電荷を蓄えるためのフ
ローティングゲート１６が形成され、フローティングゲ
ート１６上には層間絶縁膜１７として誘電体膜が形成さ
れ、その上にはコントロルゲート１８が形成される。前
記フローティングゲート１６とコントロルゲート１８は
ポリシリコン膜からなっている。
【０００４】前記した構造をもつＥＥＰＲＯＭ素子の書
込み動作及び消去動作を説明する。まず、書込み、即ち
プログラミング動作時には、コントロルゲート１８の電
圧印加端子ＶG に相対的に大きい電圧を印加し、ドレー
ン領域１３の電圧印加端子ＶD を接地電位に維持すれ
ば、チャンネル領域１９でホット電子が発生し、発生さ
れたホット電子はドレーン領域１３に流入し、コントロ
ルゲート１８とドレーン領域１３間の高電界によって電
子はドレーン領域１３からトンネリング酸化膜１５を通
じてフローティングゲート１６へトンネリングされて、
フローティングゲート１６に蓄えられる。
込み動作及び消去動作を説明する。まず、書込み、即ち
プログラミング動作時には、コントロルゲート１８の電
圧印加端子ＶG に相対的に大きい電圧を印加し、ドレー
ン領域１３の電圧印加端子ＶD を接地電位に維持すれ
ば、チャンネル領域１９でホット電子が発生し、発生さ
れたホット電子はドレーン領域１３に流入し、コントロ
ルゲート１８とドレーン領域１３間の高電界によって電
子はドレーン領域１３からトンネリング酸化膜１５を通
じてフローティングゲート１６へトンネリングされて、
フローティングゲート１６に蓄えられる。
【０００５】このように電子が薄膜のトンネリング酸化
膜１５を通じてドレーン領域１３からフローティングゲ
ート１６へトンネリングされる現象を“Fowler-Nordhei
m tunneling ”という。
膜１５を通じてドレーン領域１３からフローティングゲ
ート１６へトンネリングされる現象を“Fowler-Nordhei
m tunneling ”という。
【０００６】フローティングゲートは、トンネリングさ
れた電子によって（−）に帯電され、正常作動電圧をコ
ントロルゲート１８に印加してもチャンネル領域を反転
することができなくなる。消去動作時には、コントロル
ゲート１８を接地電位に維持し、ドレーン領域１３に電
圧印加端子ＶD を通じて相対的に大きい電圧を印加する
と、フローティングゲート１６に蓄えられていた電荷は
放出される。普通、書込み時に使用される電圧は１２Ｖ
内外であり、動作電圧は５Ｖで、互いに異なる電圧を使
用する。
れた電子によって（−）に帯電され、正常作動電圧をコ
ントロルゲート１８に印加してもチャンネル領域を反転
することができなくなる。消去動作時には、コントロル
ゲート１８を接地電位に維持し、ドレーン領域１３に電
圧印加端子ＶD を通じて相対的に大きい電圧を印加する
と、フローティングゲート１６に蓄えられていた電荷は
放出される。普通、書込み時に使用される電圧は１２Ｖ
内外であり、動作電圧は５Ｖで、互いに異なる電圧を使
用する。
【０００７】このように、書込み及び消去の動作中に
は、ソース領域１２はフローティングされており、電子
はトンネリング酸化膜１５を通じてフローティングゲー
ト１６へ、またはフローティングゲート１６からトンネ
リングされる。
は、ソース領域１２はフローティングされており、電子
はトンネリング酸化膜１５を通じてフローティングゲー
ト１６へ、またはフローティングゲート１６からトンネ
リングされる。
【０００８】
【発明が解決しようとする課題】従来のＥＥＰＲＯＭセ
ルはセルサイズがかなり大きいために集積度の向上に限
界があり、情報をプログレミングする時間が一般的なＤ
ＲＡＭセルに比べて数十倍ないし数百倍であって大変遅
いという問題点がある。なお、フローティングゲート用
ポリシリコン膜を蒸着した後、その上にコントロルゲー
ト用のポリシリコン膜を蒸着することにより、基板との
段差が増加して平坦化工程が要求され、金属配線の信頼
性に影響を及ぼす。
ルはセルサイズがかなり大きいために集積度の向上に限
界があり、情報をプログレミングする時間が一般的なＤ
ＲＡＭセルに比べて数十倍ないし数百倍であって大変遅
いという問題点がある。なお、フローティングゲート用
ポリシリコン膜を蒸着した後、その上にコントロルゲー
ト用のポリシリコン膜を蒸着することにより、基板との
段差が増加して平坦化工程が要求され、金属配線の信頼
性に影響を及ぼす。
【０００９】本発明は、上記したような従来技術の問題
点を解決するためのものであり、本発明の目的は、エレ
ベーテッドソース／ドレーン構造を形成して集積度を向
上させる不揮発性半導体のメモリ素子を提供することに
ある。
点を解決するためのものであり、本発明の目的は、エレ
ベーテッドソース／ドレーン構造を形成して集積度を向
上させる不揮発性半導体のメモリ素子を提供することに
ある。
【００１０】本発明の他の目的は、フローティングゲー
トとドレーン領域のオーバーラップ面積を広めることに
より、書込み及び消去の時間が改善できる不揮発性半導
体メモリ素子を提供することにある。
トとドレーン領域のオーバーラップ面積を広めることに
より、書込み及び消去の時間が改善できる不揮発性半導
体メモリ素子を提供することにある。
【００１１】本発明の別の目的は、エレベーテッドソー
ス／ドレーン領域を形成して素子の表面段差が生じず
に、別の平坦化工程が要求されず、さらに段差による配
線不良の問題を解決することができる不揮発性半導体の
メモリ素子の製造方法を提供することにある。
ス／ドレーン領域を形成して素子の表面段差が生じず
に、別の平坦化工程が要求されず、さらに段差による配
線不良の問題を解決することができる不揮発性半導体の
メモリ素子の製造方法を提供することにある。
【００１２】本発明の別の目的は、不純物がドープされ
たポリシリコン膜をソース／ドレーンとして使用するこ
とにより、別途のソース／ドレーン領域を形成するため
のイオン注入工程が排除されて、工程の簡単化が図られ
る不揮発性半導体のメモリ素子の製造方法を提供するこ
とにある。
たポリシリコン膜をソース／ドレーンとして使用するこ
とにより、別途のソース／ドレーン領域を形成するため
のイオン注入工程が排除されて、工程の簡単化が図られ
る不揮発性半導体のメモリ素子の製造方法を提供するこ
とにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
の本発明は、チャンネル領域を有する第１導電型の基板
と、チャンネル領域により分離されて、基板と段差を置
いて形成された第２導電型のエレベーテッドソース／ド
レーン領域と、チャンネル領域に該当する基板の表面と
ソース／ドレーン領域の表面上に形成されたフローティ
ングゲート絶縁膜と、チャンネル領域のフローティング
ゲート絶縁膜の上に形成され、ソース／ドレーン領域と
基板間の段差だけの深さの凹所を中央部分に有し、一定
の厚さを有するフローティングゲートと、フローティン
グゲートの内側の表面に形成された層間絶縁膜と、前記
フローティングゲートのウェル内に埋め込まれるように
層間絶縁膜上に形成されたコントロルゲートとを含む不
揮発性半導体のメモリ素子を提供する。
の本発明は、チャンネル領域を有する第１導電型の基板
と、チャンネル領域により分離されて、基板と段差を置
いて形成された第２導電型のエレベーテッドソース／ド
レーン領域と、チャンネル領域に該当する基板の表面と
ソース／ドレーン領域の表面上に形成されたフローティ
ングゲート絶縁膜と、チャンネル領域のフローティング
ゲート絶縁膜の上に形成され、ソース／ドレーン領域と
基板間の段差だけの深さの凹所を中央部分に有し、一定
の厚さを有するフローティングゲートと、フローティン
グゲートの内側の表面に形成された層間絶縁膜と、前記
フローティングゲートのウェル内に埋め込まれるように
層間絶縁膜上に形成されたコントロルゲートとを含む不
揮発性半導体のメモリ素子を提供する。
【００１４】本発明方法は、第１導電型のシリコン基板
上に不純物のドープされたポリシリコン膜を蒸着する工
程と、不純物のドープされたポリシリコン膜をパターニ
ングして、チャンネル領域を決めてチャンネル領域によ
って分離されたソース／ドレーン領域を形成する工程
と、チャンネル領域の露出した基板と露出したソース／
ドレーン領域の表面上にフローティングゲート絶縁膜を
形成する工程と、フローティングゲート絶縁膜上にポリ
シリコン膜を蒸着し、エッチングしてチャンネル領域の
部分に中央に凹所を形成させたフローティングゲートを
形成する工程と、基板の全面上に層間絶縁膜を形成する
工程と、基板の表面上にポリシリコン膜を蒸着し、エッ
チングして凹所の内部にのみコントロルゲートを形成す
る工程とを含むことを特徴とする不揮発性半導体のメモ
リ素子の製造方法を提供する。
上に不純物のドープされたポリシリコン膜を蒸着する工
程と、不純物のドープされたポリシリコン膜をパターニ
ングして、チャンネル領域を決めてチャンネル領域によ
って分離されたソース／ドレーン領域を形成する工程
と、チャンネル領域の露出した基板と露出したソース／
ドレーン領域の表面上にフローティングゲート絶縁膜を
形成する工程と、フローティングゲート絶縁膜上にポリ
シリコン膜を蒸着し、エッチングしてチャンネル領域の
部分に中央に凹所を形成させたフローティングゲートを
形成する工程と、基板の全面上に層間絶縁膜を形成する
工程と、基板の表面上にポリシリコン膜を蒸着し、エッ
チングして凹所の内部にのみコントロルゲートを形成す
る工程とを含むことを特徴とする不揮発性半導体のメモ
リ素子の製造方法を提供する。
【００１５】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態を詳細に説明する。図２は、本発明の実
施の形態による不揮発性半導体のメモリ素子の断面構造
図である。図２を参照すると、本発明の不揮発性半導体
のメモリ素子であるＥＥＰＲＯＭは、チャンネル領域３
０が設けられたｐ型シリコン基板３１と、チャンネル領
域３０により分離されて、基板３１と段差を置いて形成
されたエレベーテッドソース／ドレーン領域３３，３４
と、ソース／ドレーン領域３３，３４の表面とチャンネ
ル領域に該当する基板の表面上に形成されたフローティ
ングゲート絶縁膜３５と、チャンネル領域の上側のフロ
ーティングゲート絶縁膜３５の上にのみ形成された中央
部分に凹所を形成させたフローティングゲート３７と、
基板の全表面上に形成された層間絶縁膜３８と、凹所を
完全に埋め込むように層間絶縁膜３８の内側の表面にの
み形成されたコントロルゲート３９とからなる。
明の実施の形態を詳細に説明する。図２は、本発明の実
施の形態による不揮発性半導体のメモリ素子の断面構造
図である。図２を参照すると、本発明の不揮発性半導体
のメモリ素子であるＥＥＰＲＯＭは、チャンネル領域３
０が設けられたｐ型シリコン基板３１と、チャンネル領
域３０により分離されて、基板３１と段差を置いて形成
されたエレベーテッドソース／ドレーン領域３３，３４
と、ソース／ドレーン領域３３，３４の表面とチャンネ
ル領域に該当する基板の表面上に形成されたフローティ
ングゲート絶縁膜３５と、チャンネル領域の上側のフロ
ーティングゲート絶縁膜３５の上にのみ形成された中央
部分に凹所を形成させたフローティングゲート３７と、
基板の全表面上に形成された層間絶縁膜３８と、凹所を
完全に埋め込むように層間絶縁膜３８の内側の表面にの
み形成されたコントロルゲート３９とからなる。
【００１６】ソース／ドレーン領域３３，３４は、ｎ+
型不純物のドープされたポリシリコン膜であり、その厚
さは全体的な素子の特性によって決められる。本発明で
は、ポリシリコン膜は、厚さが２０００〜３５００Åで
あり、ｎ型不純物の濃度は１×１０20 ions ／cm2 であ
る。
型不純物のドープされたポリシリコン膜であり、その厚
さは全体的な素子の特性によって決められる。本発明で
は、ポリシリコン膜は、厚さが２０００〜３５００Åで
あり、ｎ型不純物の濃度は１×１０20 ions ／cm2 であ
る。
【００１７】フローティングゲート絶縁膜３５は、１０
０〜１２０Åの厚さのトンネリング酸化膜であり、熱酸
化工程によって形成された酸化膜である。フローティン
グゲート絶縁膜３５の膜厚は、書込み動作の時コントロ
ルゲート３９に印加されるバイアスと消去動作の時ドレ
ーン領域３４に印加されるバイアスを考慮して決められ
る。フローティングゲート３７は、ポリシリコン膜から
なっており、厚さは１０００Å〜１５００Åと均一に形
成される。そして、フローティングゲート３７の凹所の
深さは、基板３１とソース／ドレーン領域３３，３４間
の段差より小さい。
０〜１２０Åの厚さのトンネリング酸化膜であり、熱酸
化工程によって形成された酸化膜である。フローティン
グゲート絶縁膜３５の膜厚は、書込み動作の時コントロ
ルゲート３９に印加されるバイアスと消去動作の時ドレ
ーン領域３４に印加されるバイアスを考慮して決められ
る。フローティングゲート３７は、ポリシリコン膜から
なっており、厚さは１０００Å〜１５００Åと均一に形
成される。そして、フローティングゲート３７の凹所の
深さは、基板３１とソース／ドレーン領域３３，３４間
の段差より小さい。
【００１８】エレベーテッドソース／ドレーン領域３
３，３４とフローティングゲート３７の形成で、フロー
ティングゲート３７とドレーン領域３４間のオーバーラ
ップ面積が増加し、これは消去時間を短縮する要因とな
る。
３，３４とフローティングゲート３７の形成で、フロー
ティングゲート３７とドレーン領域３４間のオーバーラ
ップ面積が増加し、これは消去時間を短縮する要因とな
る。
【００１９】層間絶縁膜３８は、誘電体膜として、４０
０〜６００Åの厚さを有する。酸化膜からなる層間絶縁
膜３８は、蒸着法によって蒸着したり、熱酸化工程によ
って熱酸化して形成することができる。コントロルゲー
ト３９は、ポリシリコンスタッド状であり、フローティ
ングゲート３７のウェル内に埋め込まれている。従っ
て、コントロルゲート３９とフローティングゲート３７
が完全に覆う形になっているので、これも消去時間を短
縮する要因となる。
０〜６００Åの厚さを有する。酸化膜からなる層間絶縁
膜３８は、蒸着法によって蒸着したり、熱酸化工程によ
って熱酸化して形成することができる。コントロルゲー
ト３９は、ポリシリコンスタッド状であり、フローティ
ングゲート３７のウェル内に埋め込まれている。従っ
て、コントロルゲート３９とフローティングゲート３７
が完全に覆う形になっているので、これも消去時間を短
縮する要因となる。
【００２０】ＥＥＰＲＯＭは、ポリシリコン膜からなる
エレベーテッドソース／ドレーン領域３３，３４の形成
で、チャンネルの長さの減少が防止され、素子の全表面
が同一の表面をなすので、別途の平坦化のための膜が要
求されない。
エレベーテッドソース／ドレーン領域３３，３４の形成
で、チャンネルの長さの減少が防止され、素子の全表面
が同一の表面をなすので、別途の平坦化のための膜が要
求されない。
【００２１】図３，４は、本発明のＥＥＰＲＯＭの製造
工程図である。まず、ｐ型基板３１上にｎ+ 型ドープさ
れたポリシリコン膜３２を２０００〜３５００Åの厚さ
に蒸着し（図３ａ）、エッチングしてソース／ドレーン
領域３３，３４を形成する。
工程図である。まず、ｐ型基板３１上にｎ+ 型ドープさ
れたポリシリコン膜３２を２０００〜３５００Åの厚さ
に蒸着し（図３ａ）、エッチングしてソース／ドレーン
領域３３，３４を形成する。
【００２２】この時、ｎ+ 型ドープされたポリシリコン
膜３２は全体的な素子の特性によって蒸着されるべき厚
さが決められ、ドープされた不純物の濃度は１×１０20
ions／cm2 である（図３ｂ）。ｎ+ 型ドープされたポリ
シリコン膜３２が除去されてシリコン基板の露出した部
分は、チャンネル領域３０に該当する。すなわち、本発
明ではソース／ドレーン領域３３，３４の形成によって
チャンネル領域が決められる。ソース／ドレーン領域３
３，３４を形成した後、必要に応じて限界電圧調節用の
イオン注入工程あるいは空乏イオン注入工程を行う。
膜３２は全体的な素子の特性によって蒸着されるべき厚
さが決められ、ドープされた不純物の濃度は１×１０20
ions／cm2 である（図３ｂ）。ｎ+ 型ドープされたポリ
シリコン膜３２が除去されてシリコン基板の露出した部
分は、チャンネル領域３０に該当する。すなわち、本発
明ではソース／ドレーン領域３３，３４の形成によって
チャンネル領域が決められる。ソース／ドレーン領域３
３，３４を形成した後、必要に応じて限界電圧調節用の
イオン注入工程あるいは空乏イオン注入工程を行う。
【００２３】次に、熱酸化工程によってポリシリコン膜
からなるソース／ドレーン領域３３，３４の露出してい
る表面及びチャンネル領域３０に該当する露出したシリ
コン基板を酸化させ、１００〜１２０Åの厚さのトンネ
リング酸化膜３５を形成する（図３ｃ）。
からなるソース／ドレーン領域３３，３４の露出してい
る表面及びチャンネル領域３０に該当する露出したシリ
コン基板を酸化させ、１００〜１２０Åの厚さのトンネ
リング酸化膜３５を形成する（図３ｃ）。
【００２４】トンネリング酸化膜３５は、フローティン
グゲート絶縁膜であり、書込みの時コントロルゲートに
印加されるバイアスと消去の時ドレーン領域に印加され
るバイアスによってその膜厚が決められる。フローティ
ングゲート絶縁膜３５を形成した後、ポリシリコン膜３
６を１０００〜１５００Åの厚さにフローティングゲー
ト絶縁膜３５上に蒸着する。蒸着されたポリシリコン３
６をソース／ドレーン領域３３，３４の上のフローティ
ングゲート絶縁膜３５が露出するまでエッチングして、
ソース／ドレーン領域３３，３４の上部のポリシリコン
膜３６を除去することにより、チャンネル領域３０上に
中央に凹所を備えた形状のフローティングゲート３７を
形成する（図４ｅ）。
グゲート絶縁膜であり、書込みの時コントロルゲートに
印加されるバイアスと消去の時ドレーン領域に印加され
るバイアスによってその膜厚が決められる。フローティ
ングゲート絶縁膜３５を形成した後、ポリシリコン膜３
６を１０００〜１５００Åの厚さにフローティングゲー
ト絶縁膜３５上に蒸着する。蒸着されたポリシリコン３
６をソース／ドレーン領域３３，３４の上のフローティ
ングゲート絶縁膜３５が露出するまでエッチングして、
ソース／ドレーン領域３３，３４の上部のポリシリコン
膜３６を除去することにより、チャンネル領域３０上に
中央に凹所を備えた形状のフローティングゲート３７を
形成する（図４ｅ）。
【００２５】フローティングゲート３７の中央部分の凹
所の深さは、基板３１と前記エレベーテッドソース／ド
レーン領域３３，３４との段差より小さい。フローティ
ングゲート３７の露出した表面及びソース／ドレーン領
域３３，３４の上部のフローティングゲート絶縁膜３５
が露出した表面を熱酸化工程により酸化させ、４００〜
６００Åの厚さの酸化膜３８を形成する。（図４ｆ）。
所の深さは、基板３１と前記エレベーテッドソース／ド
レーン領域３３，３４との段差より小さい。フローティ
ングゲート３７の露出した表面及びソース／ドレーン領
域３３，３４の上部のフローティングゲート絶縁膜３５
が露出した表面を熱酸化工程により酸化させ、４００〜
６００Åの厚さの酸化膜３８を形成する。（図４ｆ）。
【００２６】酸化膜３８は、コントロルゲート３９とフ
ローティングゲート３７間の層間絶縁膜である。層間絶
縁膜３８としての酸化膜を熱酸化させ形成する代わり
に、蒸着法によって蒸着することもできる。フローティ
ングゲート３７の凹所が完全に埋め込めるようにポリシ
リコン膜を蒸着した後、エッチングしてポリスタッド状
のコントロルゲート３９を形成する（図４ｇ）。
ローティングゲート３７間の層間絶縁膜である。層間絶
縁膜３８としての酸化膜を熱酸化させ形成する代わり
に、蒸着法によって蒸着することもできる。フローティ
ングゲート３７の凹所が完全に埋め込めるようにポリシ
リコン膜を蒸着した後、エッチングしてポリスタッド状
のコントロルゲート３９を形成する（図４ｇ）。
【００２７】図面上には示さなかったが、最終的に基板
の全面に絶縁膜を蒸着した後、コンタクトホールを形成
して金属配線をすると、エレベーテッドソース／ドレー
ン構造をもつＥＥＰＲＯＭが製造される。上記のよう
に、ｐ型シリコン基板３１上に直接前記ＥＥＰＲＯＭを
製造することもあり、シリコン基板３１上にｐ型ウェル
を形成し、ウェル内にＥＥＰＲＯＭを製造することもあ
る。
の全面に絶縁膜を蒸着した後、コンタクトホールを形成
して金属配線をすると、エレベーテッドソース／ドレー
ン構造をもつＥＥＰＲＯＭが製造される。上記のよう
に、ｐ型シリコン基板３１上に直接前記ＥＥＰＲＯＭを
製造することもあり、シリコン基板３１上にｐ型ウェル
を形成し、ウェル内にＥＥＰＲＯＭを製造することもあ
る。
【００２８】
【発明の効果】上述したような本発明によれば、エレベ
ーテッドソース／ドレーン領域の形成によって既存のメ
モリセルより３倍以上の集積度を向上させることがで
き、フローティングゲートとドレーン領域間のオーバー
ラップの面積が増加して、消去時間を向上させることが
できる。
ーテッドソース／ドレーン領域の形成によって既存のメ
モリセルより３倍以上の集積度を向上させることがで
き、フローティングゲートとドレーン領域間のオーバー
ラップの面積が増加して、消去時間を向上させることが
できる。
【００２９】なお、本発明のＥＥＰＲＯＭの表面は同一
の平面をなすため段差が生じず、ステップカバレージを
向上することができ、配線不良などの問題を解決するこ
とができ、そして、平坦化工程が排除され、工程の単純
化及び工程制御の容易性を図ることができる。さらに、
ソース／ドレーン領域をｎ+ 型不純物のドープされたポ
リシリコン膜を使用することにより、ソース／ドレーン
領域を形成するためのイオン注入工程が排除され、工程
の単純化及び工程制御の容易性を図ることができる。
の平面をなすため段差が生じず、ステップカバレージを
向上することができ、配線不良などの問題を解決するこ
とができ、そして、平坦化工程が排除され、工程の単純
化及び工程制御の容易性を図ることができる。さらに、
ソース／ドレーン領域をｎ+ 型不純物のドープされたポ
リシリコン膜を使用することにより、ソース／ドレーン
領域を形成するためのイオン注入工程が排除され、工程
の単純化及び工程制御の容易性を図ることができる。
【図１】 従来の不揮発性半導体メモリ素子の断面図で
ある。
ある。
【図２】 本発明の実施の形態による不揮発性半導体メ
モリ素子の断面図である。
モリ素子の断面図である。
【図３】 図３の不揮発性半導体メモリ素子の製造工程
図である。
図である。
【図４】 図３の不揮発性半導体メモリ素子の製造工程
図である。
図である。
【符号の説明】 ３０…チャンネル領域、３１…シリコン基板、３２…ド
ープされたポリシリコン膜、３３，３４…ソース／ドレ
ーン領域、３５…フローティングゲート絶縁膜、３６…
ポリシリコン膜、３７…フローティングゲート、３８…
層間絶縁膜、３９…コントロルゲート。
ープされたポリシリコン膜、３３，３４…ソース／ドレ
ーン領域、３５…フローティングゲート絶縁膜、３６…
ポリシリコン膜、３７…フローティングゲート、３８…
層間絶縁膜、３９…コントロルゲート。
Claims (4)
- 【請求項１】 チャンネル領域を有する第１導電型の基
板と、 チャンネル領域により分離され、基板と段差を置いて形
成された第２導電型のエレベーテッドソース／ドレーン
領域と、 チャンネル領域に該当する基板の表面とソース／ドレー
ン領域の表面上に形成されたゲート絶縁膜と、 チャンネル領域のフローティングゲート絶縁膜上に形成
され、中央部に一定の深さの凹所を有するとともに一定
の厚さを有するフローティングゲート絶縁膜と、 フローティングゲートの凹所に完全に埋設されて、フロ
ーティングゲートによって覆われる一定の厚さのコント
ロルゲートと、 フローティングゲートとコントロルゲートを絶縁させる
ために、これらの間に形成された層間絶縁膜と、を含む
ことを特徴とする不揮発性半導体のメモリ素子。 - 【請求項２】 第１導電型のシリコン基板上に不純物が
ドープされたポリシリコン膜を蒸着する工程と、 不純物がドープされたポリシリコン膜をパターニングし
てチャンネル領域を決めるとともに、チャンネル領域に
よって分離されたエレベーテッドソース／ドレーン領域
を形成する工程と、 チャンネル領域に相当する基板の露出した表面とソース
／ドレーン領域の露出した表面上にフローティングゲー
ト絶縁膜を形成する工程と、 フローティングゲート絶縁膜上にポリシリコン膜を蒸着
する工程と、 ソース／ドレーン領域の上部のポリシリコン膜をエッチ
ングして、チャンネル領域に中央に凹所を有するフロー
ティングゲートを形成する工程と、 フローティングゲートの露出した表面及びフローティン
グゲート絶縁膜の露出した表面上に層間絶縁膜を形成す
る工程と、 フローティングゲートの凹所の内部が埋め込まれるよう
にポリシリコン膜を蒸着する工程と、 ソース／ドレーン領域の上部の層間絶縁膜上のポリシリ
コン膜を除去してウェルの内部にコントロルゲートを形
成する工程と、を含むことを特徴とする不揮発性半導体
のメモリ素子の製造方法。 - 【請求項３】 ソース／ドレーン領域をマスクにして、
限界電圧調節用の不純物をイオン注入する工程がさらに
含まれることを特徴とする請求項２記載の不揮発性半導
体のメモリ素子の製造方法。 - 【請求項４】 ソース／ドレーン領域をマスクにして、
空乏不純物をイオン注入する工程がさらに含まれること
を特徴とする請求項２記載の不揮発性半導体のメモリ素
子の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P18891 | 1994-07-30 | ||
| KR1889/1994 | 1994-07-30 | ||
| KR1019940018891A KR0136528B1 (ko) | 1994-07-30 | 1994-07-30 | 불휘발성 반도체 메모리장치의 제조방법 |
| KR19940018890 | 1994-07-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107155A true JPH08107155A (ja) | 1996-04-23 |
| JP2990493B2 JP2990493B2 (ja) | 1999-12-13 |
Family
ID=26630516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21298695A Expired - Fee Related JP2990493B2 (ja) | 1994-07-30 | 1995-07-31 | 不揮発性半導体のメモリ素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990493B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057574A (en) * | 1996-09-30 | 2000-05-02 | Nec Corporation | Contactless nonvolatile semiconductor memory device having buried bit lines surrounded by grooved insulators |
| KR100417728B1 (ko) * | 1997-07-30 | 2004-03-19 | 지멘스 악티엔게젤샤프트 | 커플링용량이높은비휘발성메모리셀 |
| KR100531459B1 (ko) * | 2003-12-29 | 2005-11-28 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 제조방법 |
| US7589372B2 (en) | 2004-08-13 | 2009-09-15 | Dongbu Electronics Co., Ltd. | Nonvolatile memory device and method for fabricating the same |
| JP2009283763A (ja) * | 2008-05-23 | 2009-12-03 | Rohm Co Ltd | 半導体装置 |
| JP2014146834A (ja) * | 2014-04-09 | 2014-08-14 | Rohm Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02252269A (ja) * | 1989-03-27 | 1990-10-11 | Seiko Epson Corp | 半導体装置 |
| JPH06104451A (ja) * | 1992-09-22 | 1994-04-15 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
-
1995
- 1995-07-31 JP JP21298695A patent/JP2990493B2/ja not_active Expired - Fee Related
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| JPH02252269A (ja) * | 1989-03-27 | 1990-10-11 | Seiko Epson Corp | 半導体装置 |
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| US8692308B2 (en) | 2008-05-23 | 2014-04-08 | Rohm Co., Ltd. | Semiconductor device including a floating gate |
| US8975686B2 (en) | 2008-05-23 | 2015-03-10 | Rohm Co., Ltd. | Semiconductor device including a floating gate |
| JP2014146834A (ja) * | 2014-04-09 | 2014-08-14 | Rohm Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2990493B2 (ja) | 1999-12-13 |
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