JPH03280537A - エピタキシャルウェーハの製造方法 - Google Patents
エピタキシャルウェーハの製造方法Info
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- JPH03280537A JPH03280537A JP8204790A JP8204790A JPH03280537A JP H03280537 A JPH03280537 A JP H03280537A JP 8204790 A JP8204790 A JP 8204790A JP 8204790 A JP8204790 A JP 8204790A JP H03280537 A JPH03280537 A JP H03280537A
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- 230000003746 surface roughness Effects 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 8
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 9
- 239000004065 semiconductor Substances 0.000 abstract description 8
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- Mechanical Treatment Of Semiconductor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、クラウンの発生を効果的に防止することので
きるエピタキシャル成長用基板及びエピタキシャルウェ
ーハの製造方法に関する。
きるエピタキシャル成長用基板及びエピタキシャルウェ
ーハの製造方法に関する。
従来、半導体装置の製造において、トランジスタの直列
抵抗の低減や素子分離を行うために、基板上にエピタキ
シャル成長がよくおこなわれる。
抵抗の低減や素子分離を行うために、基板上にエピタキ
シャル成長がよくおこなわれる。
このとき、シリコン単結晶基板周端部において、エピタ
キシャル成長時に異常成長が起こり、成長層の主表面よ
りも高くなる現象がある。この主表面より高くなる突起
はクラウンと呼ばれている。
キシャル成長時に異常成長が起こり、成長層の主表面よ
りも高くなる現象がある。この主表面より高くなる突起
はクラウンと呼ばれている。
このクラウンは、主表面よりも高いために、半導体装置
製造工程のホトリソグラフィ工程に悪影響を及ぼし、パ
ターン形成が著しく不完全なものとなるという欠点があ
った。
製造工程のホトリソグラフィ工程に悪影響を及ぼし、パ
ターン形成が著しく不完全なものとなるという欠点があ
った。
クラウン発生防止のため、従来がら面取りが行′われで
おり、主表面に対する面取り斜面部の角度を１６度以下
として、クラウンの発生を解消する従業もなされている
（特開昭５９−２２７１１７号公報）、シかし、主表面
に対する面取り斜面部の角度が大きい場合には、依然と
してクラウンの発生を有効に防止する手段は知られてい
ない。
おり、主表面に対する面取り斜面部の角度を１６度以下
として、クラウンの発生を解消する従業もなされている
（特開昭５９−２２７１１７号公報）、シかし、主表面
に対する面取り斜面部の角度が大きい場合には、依然と
してクラウンの発生を有効に防止する手段は知られてい
ない。
なお、エピタキシャル成長用基板の面取り斜面部の鏡面
加工は従来行われた例はなかった。
加工は従来行われた例はなかった。
本発明は、上記した従来技術の問題点を解消するために
発明されたもので、エピタキシャル成長を行う際に生成
するクラウンの発生を防止し、ホトリソグラフィ工程に
おいて基板に圧接するマスクがクラウンによる損傷をう
けることがなく、基板に対するマスクの密接が良好に達
成されてホトリソグラフィの精度が向上し、半導体素子
、半導体装置の品質、信顛性等が向上するようにしたエ
ピタキシャル成長用基板及びエピタキシャルウェーハの
製造方法を提供することを目的とする。
発明されたもので、エピタキシャル成長を行う際に生成
するクラウンの発生を防止し、ホトリソグラフィ工程に
おいて基板に圧接するマスクがクラウンによる損傷をう
けることがなく、基板に対するマスクの密接が良好に達
成されてホトリソグラフィの精度が向上し、半導体素子
、半導体装置の品質、信顛性等が向上するようにしたエ
ピタキシャル成長用基板及びエピタキシャルウェーハの
製造方法を提供することを目的とする。
上記課題を解決するために、本発明のエピタキシャル成
長用基板においては、この基板の面取り斜面部に鏡面加
工を施すものである。
長用基板においては、この基板の面取り斜面部に鏡面加
工を施すものである。
また、本発明のエピタキシャルウェーハの製造方法にお
いては、基板の主表面の鏡面加工と併せて面取り斜面部
の鏡面加工を行い、エピタキシャル成長におけるクラウ
ンの発生を防止したものである。
いては、基板の主表面の鏡面加工と併せて面取り斜面部
の鏡面加工を行い、エピタキシャル成長におけるクラウ
ンの発生を防止したものである。
上記鏡面加工した面取り斜面部の最大面粗さ（Ｒｍａｘ
）を１１１ｍ以下とすることが好ましい、この面取り
斜面部の最大面粗さ（Ｒｍａｘ ）は、面取り斜面部の
鏡面加工度を向上するほど小さくなり、鏡面加工度を上
げる程、即ち最大面粗さ（ＲｓａＸ）を小さくすればす
るほどクラウンの発生が抑制される。
）を１１１ｍ以下とすることが好ましい、この面取り
斜面部の最大面粗さ（Ｒｍａｘ ）は、面取り斜面部の
鏡面加工度を向上するほど小さくなり、鏡面加工度を上
げる程、即ち最大面粗さ（ＲｓａＸ）を小さくすればす
るほどクラウンの発生が抑制される。
このクラウン発生の抑制の理由は、面取り部の面粗さを
小さくすることによって、面取り部表面の微小凹凸の山
谷の高度差が小さくなり、このためかかる表面にエピタ
キシャル成長が起きると、山に析出した半導体原子がよ
り容易に谷を埋めることが可能になり、その結果全体と
してクラウンの発生が防止されるものと考えられる。従
って、面取り部の而粗さが小さければ、面取り部の斜面
部の主表面との傾斜が大きくなってもクラウンは発生し
ない。
小さくすることによって、面取り部表面の微小凹凸の山
谷の高度差が小さくなり、このためかかる表面にエピタ
キシャル成長が起きると、山に析出した半導体原子がよ
り容易に谷を埋めることが可能になり、その結果全体と
してクラウンの発生が防止されるものと考えられる。従
って、面取り部の而粗さが小さければ、面取り部の斜面
部の主表面との傾斜が大きくなってもクラウンは発生し
ない。
以下に実施例を挙げて本発明をさらに具体的に説明する
。
。
第１図は、シリコン基板２の断面図である。同図におい
て、４は主表面であり、６は面取り斜面部である。該基
板２の主表面４と面取り斜面部６とのなす角が面取り角
度θである。
て、４は主表面であり、６は面取り斜面部である。該基
板２の主表面４と面取り斜面部６とのなす角が面取り角
度θである。
第２図は、該シリコン基板２にエピタキシャル成長を行
って厚さ１０μｍのエピタキシャル層８を形成した場合
のシリコン基板２の断面図である、同図で示すように、
面取り開始部分Ｐに突起部、即ちクラウンＣが形成され
る。
って厚さ１０μｍのエピタキシャル層８を形成した場合
のシリコン基板２の断面図である、同図で示すように、
面取り開始部分Ｐに突起部、即ちクラウンＣが形成され
る。
本発明の特徴は、面取り斜面部６に鏡面加工を施すこと
である。即ち、鏡面加工を施した面取り斜面部６を形成
することによって、面取り開始部分Ｐに形成される突起
部、即ちクラウンＣの発生を抑えることが可能となるも
のである。
である。即ち、鏡面加工を施した面取り斜面部６を形成
することによって、面取り開始部分Ｐに形成される突起
部、即ちクラウンＣの発生を抑えることが可能となるも
のである。
面取り斜面部６の鏡面加工の程度とエピタキシャル成長
におけるクラウンの発生との相関についての具体的な実
験結果について以下に述べる。
におけるクラウンの発生との相関についての具体的な実
験結果について以下に述べる。
シリコン基板（６″φ、厚さ５６５μｍ、面取り角度０
８２２度）を用い、面取り条件〔■鏡面加工なし、最大
面粗さ（Ｒｇ＋＋ａｘ ） −２〜３μｍ、■研磨布に
よる鏡面研磨１５秒、最大面粗さ（Ｒｓｅａχ）＝１〜
２μｍ、■研磨布による鏡面研磨２４０秒〕、エビクキ
シャル条件（バレル形エピタキシャル成長炉、成長温度
１１３０℃、シリコンソースニトリクロロシラン、エピ
タキシャル層厚さ：ｌＯμｍ）を設定し、各１０枚の基
板についてエピタキシャル成長を行った。得られたエピ
タキシャルウェーハについて、各ウェーハの４カ所につ
いてクラウン高さを測定して、その結果を第１表に示し
た。なお、面取り斜面部の最大面粗さ（Ｒｓａｘ ）の
測定には、面粗さ計（接触式面粗さ計、メーカー：ベル
テン社、Ｆ型式：Ｓ６Ｐ、仕様針：先ｉ６０° ２
μｍＲ）を使用した。
８２２度）を用い、面取り条件〔■鏡面加工なし、最大
面粗さ（Ｒｇ＋＋ａｘ ） −２〜３μｍ、■研磨布に
よる鏡面研磨１５秒、最大面粗さ（Ｒｓｅａχ）＝１〜
２μｍ、■研磨布による鏡面研磨２４０秒〕、エビクキ
シャル条件（バレル形エピタキシャル成長炉、成長温度
１１３０℃、シリコンソースニトリクロロシラン、エピ
タキシャル層厚さ：ｌＯμｍ）を設定し、各１０枚の基
板についてエピタキシャル成長を行った。得られたエピ
タキシャルウェーハについて、各ウェーハの４カ所につ
いてクラウン高さを測定して、その結果を第１表に示し
た。なお、面取り斜面部の最大面粗さ（Ｒｓａｘ ）の
測定には、面粗さ計（接触式面粗さ計、メーカー：ベル
テン社、Ｆ型式：Ｓ６Ｐ、仕様針：先ｉ６０° ２
μｍＲ）を使用した。
第１表
第１表から、面取り部６の表面の最大面粗さ（Ｒｓ＋ａ
χ）を１μｍ以下とすれば、面取り開始部分Ｐに形成さ
れる突起部、即ちクラウンＣの発生を抑えることが可能
であることがわかった。さらに、最大面粗さ（Ｒｓａｘ
）を小さくすればするほどクラウンＣの発生が抑制され
ることが示されている。換言すれば、鏡面加工度を向上
するほどクラウンＣの発生が抑えられることとなる。
χ）を１μｍ以下とすれば、面取り開始部分Ｐに形成さ
れる突起部、即ちクラウンＣの発生を抑えることが可能
であることがわかった。さらに、最大面粗さ（Ｒｓａｘ
）を小さくすればするほどクラウンＣの発生が抑制され
ることが示されている。換言すれば、鏡面加工度を向上
するほどクラウンＣの発生が抑えられることとなる。
以上述べたごとく、本発明によれば、エピタキシャル成
長を行う際に生成するクラウンの発生を防止し、ホトリ
ソグラフィ工程において基板に圧接するマスクがクラウ
ンによる損傷をうけることがなく、基板に対するマスク
の密接が良好に達成されてホトリソグラフィの精度が向
上し、半導体素子、半導体装置の品質、信頼性等が向上
するという効果が達成される。
長を行う際に生成するクラウンの発生を防止し、ホトリ
ソグラフィ工程において基板に圧接するマスクがクラウ
ンによる損傷をうけることがなく、基板に対するマスク
の密接が良好に達成されてホトリソグラフィの精度が向
上し、半導体素子、半導体装置の品質、信頼性等が向上
するという効果が達成される。
第１図は本発明のシリコン基板の断面図及び第２図はシ
リコン基板にエピタキシャル成長を行ったときの断面図
である。 ２・・−シリコン基板、４−・・主表面、６−面取り部
、８−エピタキシャル層、Ｃ−・クラウン、Ｐ・・・面
取り開始部分。
リコン基板にエピタキシャル成長を行ったときの断面図
である。 ２・・−シリコン基板、４−・・主表面、６−面取り部
、８−エピタキシャル層、Ｃ−・クラウン、Ｐ・・・面
取り開始部分。
Claims (4)
- （１）主表面及び面取り斜面部を有し主表面には鏡面加
工を施してなるエピタキシャル成長用基板において、面
取り斜面部に鏡面加工を施したことを特徴とするエピタ
キシャル成長用基板。 - （２）鏡面加工を施した面取り斜面部の最大面粗さ（Ｒ
ｍａｘ）を１μｍ以下としたことを特徴とする請求項（
１）記載のエピタキシャル成長用基板。 - （３）基板の主表面に鏡面加工を施した後エピタキシャ
ル成長を行うエピタキシャルウェーハの製造方法におい
て、基板の面取り斜面部に鏡面加工を併せて行いエピタ
キシャル成長におけるクラウンの発生を防止するように
したことを特徴とするエピタキシャルウェーハの製造方
法。 - （４）鏡面加工を施した面取り斜面部の最大面粗さ（Ｒ
ｍａｘ）を１μｍ以下としたことを特徴とする請求項（
３）記載のエピタキシャルウェーハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082047A JP2594371B2 (ja) | 1990-03-29 | 1990-03-29 | エピタキシャルウェーハの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082047A JP2594371B2 (ja) | 1990-03-29 | 1990-03-29 | エピタキシャルウェーハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03280537A true JPH03280537A (ja) | 1991-12-11 |
| JP2594371B2 JP2594371B2 (ja) | 1997-03-26 |
Family
ID=13763602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2082047A Expired - Lifetime JP2594371B2 (ja) | 1990-03-29 | 1990-03-29 | エピタキシャルウェーハの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594371B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7195545B2 (en) | 2003-04-02 | 2007-03-27 | Sumitomo Electric Industries, Ltd. | Chamfered freestanding nitride semiconductor wafer and method of chamfering nitride semiconductor wafer |
| JP2011091143A (ja) * | 2009-10-21 | 2011-05-06 | Sumco Corp | シリコンエピタキシャルウェーハの製造方法 |
| WO2012066761A1 (en) * | 2010-11-15 | 2012-05-24 | Sumco Corporation | Method of producing epitaxial wafer and the epitaxial wafer |
| JP2017204504A (ja) * | 2016-05-09 | 2017-11-16 | 信越半導体株式会社 | エピタキシャルウェーハの評価方法 |
| JP2022098256A (ja) * | 2020-12-21 | 2022-07-01 | Ｊｘ金属株式会社 | リン化インジウム基板、リン化インジウム基板の製造方法及び半導体エピタキシャルウエハ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5865429A (ja) * | 1981-07-06 | 1983-04-19 | イ−ストマン・コダツク・カンパニ− | 発色性色素プレカ−サ化合物及び対応するフエナジン色素 |
| JPS59107520A (ja) * | 1982-12-13 | 1984-06-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体基板 |
-
1990
- 1990-03-29 JP JP2082047A patent/JP2594371B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5865429A (ja) * | 1981-07-06 | 1983-04-19 | イ−ストマン・コダツク・カンパニ− | 発色性色素プレカ−サ化合物及び対応するフエナジン色素 |
| JPS59107520A (ja) * | 1982-12-13 | 1984-06-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体基板 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7195545B2 (en) | 2003-04-02 | 2007-03-27 | Sumitomo Electric Industries, Ltd. | Chamfered freestanding nitride semiconductor wafer and method of chamfering nitride semiconductor wafer |
| KR100713039B1 (ko) * | 2003-04-02 | 2007-05-02 | 스미토모덴키고교가부시키가이샤 | 질화물 반도체 기판의 엣지 가공 방법 |
| US7550780B2 (en) | 2003-04-02 | 2009-06-23 | Sumitomo Electric Industries, Ltd. | Chamfered freestanding nitride semiconductor wafer and method of chamfering nitride semiconductor wafer |
| US8022438B2 (en) | 2003-04-02 | 2011-09-20 | Sumitomo Electric Industries, Ltd. | Chamfered freestanding nitride semiconductor wafer and method of chamfering nitride semiconductor wafer |
| US8482032B2 (en) | 2003-04-02 | 2013-07-09 | Sumitomo Electric Industries, Ltd. | Chamfered freestanding nitride semiconductor wafer and method of chamfering nitride semiconductor wafer |
| JP2011091143A (ja) * | 2009-10-21 | 2011-05-06 | Sumco Corp | シリコンエピタキシャルウェーハの製造方法 |
| WO2012066761A1 (en) * | 2010-11-15 | 2012-05-24 | Sumco Corporation | Method of producing epitaxial wafer and the epitaxial wafer |
| JP2012109310A (ja) * | 2010-11-15 | 2012-06-07 | Sumco Corp | エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ |
| JP2017204504A (ja) * | 2016-05-09 | 2017-11-16 | 信越半導体株式会社 | エピタキシャルウェーハの評価方法 |
| JP2022098256A (ja) * | 2020-12-21 | 2022-07-01 | Ｊｘ金属株式会社 | リン化インジウム基板、リン化インジウム基板の製造方法及び半導体エピタキシャルウエハ |
| EP4207249A4 (en) * | 2020-12-21 | 2024-11-20 | JX Nippon Mining & Metals Corporation | INDIUM PHOSPHIDE SUBSTRATE, METHOD FOR PRODUCING AN INDIUM PHOSPHIDE SUBSTRATE AND EPITATICAL SEMICONDUCTOR WAFER |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2594371B2 (ja) | 1997-03-26 |
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